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參數(shù)資料
| 型號： | pentium II xeon processor |
| 廠商： | Intel Corp. |
| 英文描述： | pentium II xeon processor at 400 and 450 MHZ(工作頻率400和450兆赫茲奔II處理器) |
| 中文描述： | 奔騰II至強(qiáng)處理器400和450兆赫（工作頻率400和450兆赫茲奔二處理器） |
| 文件頁數(shù)： | 28/97頁 |
| 文件大?。?/td> | 978K |
| 代理商： | PENTIUM II XEON PROCESSOR |
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PENTIUM II XEON PROCESSOR AT 400 AND 450 MHZ
E
28
12/15/98 5:14 PM 24377002.doc
Table 16. System Bus AC Specifications (TAP Connection) at the Processor Core
1
T#
Parameter
Min
Max
Unit
Figure
Notes
T30:
TCK Frequency
16.667
MHz
T31:
TCK Period
60.0
ns
4
T32:
TCK High Time
25.0
ns
4
@1.7 V
2
T33:
TCK Low Time
25.0
ns
4
@0.7 V
2
T34:
TCK Rise Time
3.0
5.0
ns
4
(0.7 V–1.7 V)
2, 3
T35:
TCK Fall Time
3.0
5.0
ns
4
(1.7 V–0.7 V)
2, 3
T36:
TRST# Pulse Width
40.0
ns
12
Asynchronous
2
T37:
TDI, TMS Setup Time
5.0
ns
11
4
T38:
TDI, TMS Hold Time
14.0
ns
11
4
T39:
TDO Valid Delay
1.0
10.0
ns
11
5, 6
T40:
TDO Float Delay
25.0
ns
11
2, 5, 6
T41:
All Non-Test Outputs Valid Delay
2.0
25.0
ns
11
5, 7, 8
T42:
All Non-Test Inputs Setup Time
25.0
ns
11
2, 5, 7, 8
T43:
All Non-Test Inputs Setup Time
5.0
ns
11
4, 7, 8
T44:
All Non-Test Inputs Hold Time
13.0
ns
11
4, 7, 8
NOTES:
1.
2.
3.
4.
5.
6.
7.
Unless otherwise noted, these specifications are tested during manufacturing.
Not 100% tested. Specified by design characterization.
1 ns can be added to the maximum TCK rise and fall times for every 1 MHz below 16.667 MHz.
Referenced to TCK rising edge.
Referenced to TCK falling edge.
Valid delay timing for this signal is specified to 2.5 V.
Non-Test Outputs and Inputs are the normal output or input signals (besides TCK, TRST#, TDI, TDO and TMS). These
timings correspond to the response of these signals due to TAP operations.
During Debug Port operation, use the normal specified timings rather than the TAP signal timings.
8.
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