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參數(shù)資料
| 型號： | pentium II xeon processor |
| 廠商： | Intel Corp. |
| 英文描述： | pentium II xeon processor at 400 and 450 MHZ(工作頻率400和450兆赫茲奔II處理器) |
| 中文描述： | 奔騰II至強處理器400和450兆赫（工作頻率400和450兆赫茲奔二處理器） |
| 文件頁數(shù)： | 88/97頁 |
| 文件大?。?/td> | 978K |
| 代理商： | PENTIUM II XEON PROCESSOR |
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PENTIUM II XEON PROCESSOR AT 400 AND 450 MHZ
E
88
12/15/98 5:14 PM 24377002.doc
pins are interconnected in a rotating manner to other
processors’ BR[3:0]# pins. Table 44 gives the
rotating interconnect between the processor and bus
signals for 4-way systems.
Table 45 gives the interconnect between the
processor and bus signals for a 2-way system.
During power-up configuration, the central agent
must assert its BR0# signal. All symmetric agents
sample their BR[3:0]# pins on active-to-inactive
transition of RESET#. The pin on which the agent
samples an active level determines its agent ID. All
agents then configure their BREQ[3:0]# signals to
match the appropriate bus signal protocol, as shown
in Table 46.
Table 44. BR[3:0]# Signals Rotating Interconnect, 4-Way System
Bus Signal
Agent 0 Pins
Agent 1 Pins
Agent 2 Pins
Agent 3 Pins
BREQ0#
BR0#
BR3#
BR2#
BR1#
BREQ1#
BR1#
BR0#
BR3#
BR2#
BREQ2#
BR2#
BR1#
BR0#
BR3#
BREQ3#
BR3#
BR2#
BR1#
BR0#
Table 45. BR[3:0]# Signals Rotating Interconnect, 2-Way System
Bus Signal
Agent 0 Pins
Agent 1 Pins
BREQ0#
BR0#
BR3#
BREQ1#
BR1#
BR0#
BREQ2#
BR2#
BR1#
BREQ3#
BR3#
BR2#
Table 46. Agent ID Configuration
BR0#
BR1#
BR2#
BR3#
A5#
Agent ID
L
H
H
H
H
0
H
H
H
L
H
1
H
H
L
H
H
2
H
L
H
H
H
3
L
H
H
H
L
0(master)
H
H
H
L
L
0(checker)
H
H
L
H
L
2(master)
H
L
H
H
L
2(checker)
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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