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參數(shù)資料
| 型號： | MC68322FT16 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 16.667 MHz, RISC PROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 128/283頁 |
| 文件大?。?/td> | 1602K |
| 代理商： | MC68322FT16 |
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Electrical and Thermal Characteristics
14-4
MC68322 USER’S MANUAL
MOTOROLA
14.4.2 MC68322 Bus Timing
The timing diagrams that follow illustrate core reads and writes. Figures 14-3 through 14-5
illustrate combinations of chip-select parameters that produce zero wait-state reads on the
EC000 bus. Figures 14-6 through 14-9 illustrate combinations of chip-select parameters that
produce one wait-state reads on the EC000 bus. Figure 14-11 illustrates the only
combination of chip-select parameters that produce zero wait-state writes on the EC000
bus. Figures 14-12 through 14-14 illustrate combinations of chip-select parameters that
produce one wait-state writes on the EC000 bus. The access times for each timing diagram
are shown in parentheses in CLK2s. The numbers within the parentheses are defined as
follows:
(Setup:Access:Hold:Recover)
The Setup value indicates the number of CLK2s between the assertion of the chip-select
and RD, WRU, or WRL. The Access value indicates the number of CLK2s that the RD,
WRU, or WRL signal will remain asserted. The Hold value indicates the number of CLK2s
between the negation of RD, WRU, or WRL and chip-select. Note that some of the access
times are flagged with an asterisk (*) because the access has a hold time of -1 CLK2s. This
situation occurs whenever the “hold” value in one of the chip-select registers is set to zero.
In this case, the chip-select actually negates one CLK2 before the RD, WRU, or WRL. This
is important because for reads in such cases, the data must be set up to the negation of the
chip-select rather than the negation of the RD signal. The Recover value indicates the
number of CLK2s between the negation and reassertion of the chip-select (chip-select high
time.) These timing diagrams are all shown without extra recovery clocks, so the recovery
time for each of the cycles will be 3 CLK2s.
NUM
CHARACTERISTIC
MIN
MAX
UNIT
8
Address Bus Valid from CLK2, EC000 Cycle
3
30
ns
9
Address Bus Valid from CLK2, DMA Cycle
2
20
ns
10
Data Bus Driven and Valid from CLK2
2
20
ns
11
Data Bus High Impedance from CLK2
2
20
ns
12
Data Bus Setup before CLK2
2—
ns
13
Data Bus Hold after CLK2
5—
ns
14
CS7–CS0 Valid from CLK2, EC000 Cycle
3
30
ns
15
CS7–CS0 Valid from CLK2, DMA Cycle
2
20
ns
16
RD, WRL, WRU Valid from CLK2
2
20
ns
17
WAIT Asynchronous Input Hold after CLK2 *
5
—
ns
18
AS, R/W Valid from CLK2
330
ns
NOTE: WAIT is an asynchronous input and is synchronized internally by the MC68322. It requires no setup or hold time in order to be
recognized for proper operation. However, to guarantee recognition of the input at a certain edge of CLK2, WAITmust satisfy the hold
requirement.
F
re
e
sc
a
le
S
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ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68331CFC20B1 | 32-BIT, 20 MHz, MICROCONTROLLER, PQFP132 |
| MC68331CPV20B1 | 32-BIT, 20 MHz, MICROCONTROLLER, PQFP144 |
| MC68331CFC25B1 | 32-BIT, 25 MHz, MICROCONTROLLER, PQFP132 |
| MC68331CPV16B1 | 32-BIT, 16 MHz, MICROCONTROLLER, PQFP144 |
| MC68331CPV20 | 32-BIT, 20.97 MHz, MICROCONTROLLER, PQFP144 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| MC68328P | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Portable System Processor-DragonBall |
| MC68328UM | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Portable System Processor-DragonBall |
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