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參數(shù)資料
| 型號： | MC68322FT16 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 16.667 MHz, RISC PROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 29/283頁 |
| 文件大小： | 1602K |
| 代理商： | MC68322FT16 |
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Print Engine Interface
MOTOROLA
MC68322 USER’S MANUAL
10-11
The PVC is programmed for asynchronous operation by setting the PVCCR’s VCS bit. This
causes the PVC to use the VCLK as a clock source and to enable the internal PLL circuitry.
The VCLK input is either 4, 8, 12, 16, 24, or 32 times the frequency of the video data rate
the print engine requires. The PLL circuit continuously generates an internal 1
× clock to
drive the video subsystem. When a print operation is active and LSYNC arrives, the PLL
adjusts the frequency of the internal 1
× clock in synchronization with LSYNC’s arrival. The
PLL guarantees that each scanline starts at the same point on the page with a maximum
offset of an eighth of a dot.
The PLL always takes a 1
-dot clock delay to synchronize with LSYNC. Depending on the
PLL prescaler value selected, this will be a fixed time in the range of 4 to 32 VCLK periods.
A horizontal margin of zero dots is allowed. Asynchronous interfaces need only provide an
LSYNC signal that accurately identifies the start of each scanline. And, again, the VCLK
source must be a free-running clock.
On reset, the print engine interface is programmed for synchronous operation. If you want
asynchronous operation with the PLL, the PVCCR’s VCS bit must be set. After changing the
VCS bit, a PVC reset interrupt event must be posted by setting the PVC bit in the MSRR.
This will reset the video state machines to a known state. The VCS bit should be changed
only between pages when the video state machines are inactive.
10.3.2 Command Operation
Commands are sent to the print engine based on CCLK. Writing another command to the
PCOMR printer command field before one is finished should be avoided because it will
corrupt the data. The PCOMR should be properly programmed to choose between the
command and status modes. SBSY and STS, which are used during status operations,
should not be asserted during a command operation.
10.3.2.1 CCLK SUPPLIED BY MC68322. In this mode, a write to the PCOMR’s printer
command field makes CBSY active. CBSY completely brackets a command transmission
by providing a setup and hold of one half CCLK period each. This allows sufficient time for
the print engine to detect the impending command byte and prepare its internal logic. Setting
the PCOMR’s CRC bit allows the MC68322 to supply CCLK. The value of the PCOMR’s
CCLK divisor field should be programmed to provide sufficient setup and hold time for the
command data, with respect to the rising edge of the CCLK.
Command data is transferred on CMD/STS, which remains in high impedance until the
CBSY setup time is satisfied. CMD/STS is then brought active (for one CLK1 period) and
each bit is driven on the falling edge of CCLK. The print engine should sample the command
data on the rising edge of CCLK. At the end of the transmission, CMD/STS is brought high
for one CLK1 period and then returns to the high impedance state.
When CBSY transitions to an inactive state (indicating the end of the command operation),
the PCIER’s CMS bit is set to notify the core that the command has been sent, thus causing
a command sent interrupt event to occur. The software should not try to write another
command until this interrupt is received.
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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c
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