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參數(shù)資料
| 型號： | MPC8240 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 203/546頁 |
| 文件大?。?/td> | 5994K |
| 代理商： | MPC8240 |
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MOTOROLA
Chapter 5. ConTguration Registers
5-47
Memory Interface ConTguration Registers
Table 5-39. Bit Settings for MCCR30xF8
Bit
Name
Reset
Value
Description
31D28
BSTOPRE[2D5]
0000
Burst to prechargebits 2D5For SDRAM only. These bits,
together with BSTOPRE[0D1] (bits 19D18 of MCCR4), and
BSTOPRE[6D9] (bits 3D0 of MCCR4), control the open page
interval. The page open duration counter is reloaded with
BSTOPRE[0D9] every time the page is accessed (including page
hits). When the counter expires, the open page is closed with a
SDRAM-precharge bank command.
27D24
REFREC
0000
Refresh to activate intervalFor SDRAM only. These bits control
the number of clock cycles from an SDRAM-refresh command until
an SDRAM-activate command is allowed. See Section 6.4.13,
òSDRAM Refresh,ó for more information.
0001 1 clock
0010 2 clocks
0011 3 clocks
...
...
1111 15 clocks
0000 16 clocks
23D20
RDLAT
0000
Data latency from read commandFor SDRAM only. These bits
control the number of clock cycles from an SDRAM-read command
until the Trst data beat is available on the data bus. RDLAT values
greater than 6 clocks are not supported. See Section 6.4.7,
òSDRAM Power on Initialization,ó for more information. Note that for
SDRAM, this value must be programmed to a valid value (from the
reset value).
0000 Reserved
0001 1 clock
0010 2 clocks
0011 3 clocks
0100 4 clocks
0101 5 clocks
0110 6 clocks
0111 reserved (not supported)
...
...
1111 reserved (not supported)
19
CPX
0
CAS write timing modiTerFor DRAM/EDO only. This bit, when
set, adds one clock cycle to the CAS precharge interval (CP
4
+ 1)
and subtracts one clock cycle from the CAS assertion interval for
page mode access (CAS
5
D 1) for write operations to DRAM/EDO.
Read operations are unmodiTed. See Section 6.3.5, òFPM or EDO
DRAM Interface Timing,ó for more information.
0 CAS write timing is unmodiTed
1 CAS write timing is modiTed as described above
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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