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參數(shù)資料
| 型號： | MPC8240 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 304/546頁 |
| 文件大小： | 5994K |
| 代理商： | MPC8240 |
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8-10
MPC8240 Integrated Processor User's Manual
MOTOROLA
PCI Bus Protocol
The information contained in the two low-order address bits (AD[1D0]) varies by the
address space (memory, I/O, or conTguration). Regardless of the encoding scheme, the two
low-order address bits are always included in parity calculations.
8.3.3.1 Memory Space Addressing
For memory accesses, PCI deTnes two types of burst ordering controlled by the two low-
order bits of the addresslinear incrementing (AD[1D0] = 0b00) and cache wrap mode
(AD[1D0] = 0b10). The other two AD[1D0] possibilities (0b01 and 0b11) are reserved. As
a target, the MPC8240 executes a target disconnect after the Trst data phase completes if
AD[1D0] = 0b01 or AD[1D0] = 0b11 during the address phase of a local memory access. As
an initiator, the MPC8240 always encodes AD[1D0] = 0b00 for PCI memory space
accesses.
For linear incrementing mode, the memory address is encoded/decoded using AD[31D2].
Thereafter, the address is incremented by 4 bytes after each data phase completes until the
transaction is terminated or completed (a 4-byte data width per data phase is implied). Note
that the two low-order bits of the address bus are still included in all parity calculations.
For cache wrap mode (AD[1D0] = 0b10) reads, the critical memory address is decoded
using AD[31D2]. The address is incremented by 4 bytes after each data phase completes
until the end of the cache line is reached. For cache-wrap reads, the address wraps to the
beginning of the current cache line and continues incrementing until the entire cache line
(32 bytes) is read. The MPC8240 does not support cache-wrap write operations and
executes a target disconnect after the Trst data phase completes for writes with AD[1D
0] = 0b10. Again, note that the two low-order bits of the address bus are still included in all
parity calculations.
8.3.3.2 I/O Space Addressing
For PCI I/O accesses, all 32 address signals (AD[31D0]) are used to provide an address with
granularity of a single byte. Once a target has claimed an I/O access, it must determine if it
can complete the entire access as indicated by the byte enable signals. If all the selected
bytes are not in the address range of the target, the entire access cannot complete. In this
case, the target does not transfer any data, and terminates the transaction with a target-abort.
8.3.3.3 ConTguration Space Addressing
PCI supports two types of conTguration access, which use different formats for the AD[31D
0] signals during the address phase. The two low-order bits of the address indicate the
format used for the conTguration address phasetype 0 (AD[1D0] = 0b00) or type 1
(AD[1D0] = 0b01). Both address formats identify a speciTc device and a speciTc
conTguration register for that device. See Section 8.4.5, òConTguration Cycles,ó for
descriptions of the two formats.
8.3.4 Device Selection
The DEVSEL signal is driven by the target of the current transaction. DEVSEL indicates
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