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參數資料
| 型號： | MPC8240 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數： | 91/546頁 |
| 文件大小： | 5994K |
| 代理商： | MPC8240 |
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MOTOROLA
Chapter 2. PowerPC Processor Core
2-29
Exception Model
DSI
00300
The cause of a DSI exception can be determined by the bit settings in the DSISR,
listed as follows:
1 Set if the translation of an attempted access is not found in the primary hash
table entry group (HTEG), in the rehashed secondary HTEG, or in the range of a
DBAT register; otherwise cleared.
4
Set if a memory access is not permitted by the page or DBAT protection
mechanism; otherwise cleared.
5
Set by an
eciwx
or
ecowx
instruction if the access is to an address that is
marked as write-through or execution of a load/store instruction that accesses a
direct-store segment.
6
Set for a store operation and cleared for a load operation.
11 Set if
eciwx
or
ecowx
is used and EAR[E] is cleared.
ISI
00400
An ISI exception is caused when an instruction fetch cannot be performed for any of
the following reasons:
￥
The effective (logical) address cannot be translated. That is, there is a page fault
for this portion of the translation, so an ISI exception must be taken to load the
PTE (and possibly the page) into memory.
￥
The fetch access is to a direct-store segment (indicated by SRR1[3] set).
￥
The fetch access violates memory protection (indicated by SRR1[4] set). If the
key bits (Ks and Kp) in the segment register and the PP bits in the PTE are set to
prohibit read access, instructions cannot be fetched from this location.
External
interrupt
00500
An external interrupt is caused when MSR[EE] = 1 and the internal int signal is
asserted by the EPIC interrupt module to the processor core.
Alignment
00600
An alignment exception is caused when the processor core cannot perform a
memory access for any of the reasons described below:
￥
The operand of a oating-point load or store is to a direct-store segment.
￥
The operand of a oating-point load or store is not word-aligned.
￥
The operand of a
lmw
,
stmw
,
lwarx
, or
stwcx
. is not word-aligned.
￥
The operand of an elementary, multiple or string load or store crosses a segment
boundary with a change to the direct store T bit.
￥
The operand of
dcbz
instruction is in memory that is write-through required
or caching inhibited, or
dcbz
is executed in an implementation that has either no
data cache or a write-through data cache.
￥
A misaligned
eciwx
or
ecowx
instruction
￥
A multiple or string access with MSR[LE] set
The processor core differs from MPC603e Users Manual in that it initiates an
alignment exception when it detects a misaligned
eciwx
or
ecowx
instruction and
does not initiate an alignment exception when a little-endian access is misaligned.
Table 2-8. Exceptions and Conditions (Continued)
Exception
Type
Vector Offset
(hex)
Causing Conditions
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
|---|---|
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| MPC8241EC | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC8241 Integrated Processor Hardware Specifications |
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| MPC8241LVR200D | 功能描述:微處理器 - MPU INTEGRATED HOST PROC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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