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參數(shù)資料
| 型號(hào)： | MPC8240 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 530/546頁(yè) |
| 文件大小： | 5994K |
| 代理商： | MPC8240 |
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Index-2
MPC8240 Integrated Processor User's Manual
MOTOROLA
INDEX
Bus operations, PCI bus transactions,
8-12
Bypass register,
15-22
Byte
alignment,
8-11
,
B-2
byte enable signals,
3-8
,
8-11
,
8-28
ordering
big-endian mode,
B-2
little-endian mode,
B-6
most-significant byte/bit (MSB/msb),
B-1
PCI bus,
8-2
,
B-1
processor core bus,
B-1
PCI alignment,
8-11
,
B-2
Byte ordering
mechanisms,
B-1
Byte-reverse instructions,
A-22
C
C/BE
n
(command/byte enable) signals,
3-8
,
8-11
,
8-28
Cache
cache coherency,
2-24
cache managment instructions,
A-25
central control unit (CCU),
2-24
overview,
2-8
processor core cache implementation,
2-20
Cache wrap mode, PCI,
8-10
CAS
n
(column address strobe) signals,
3-16
CDAR (current descriptor address register),
9-15
Central control unit (CCU)
cache coherency,
2-24
overview,
7-1
CHKSTOP_IN (checkstop in),
3-27
CKE (SDRAM clock enable) signal,
3-20
CKO (test clock) signal,
3-31
Clocks
clock subsystem block diagram,
3-32
clock synchronization,
3-34
clocking method,
3-32
clocking on the MPC8240,
3-32
DLL operation and locking,
3-33
examples,
3-34
signals,
3-30
Commands
PCI commands
C/BE
n
signals,
3-8
,
8-8
interrupt-acknowledge transaction,
8-24
PCI command register,
5-10
,
8-19
special-cycle command,
8-25
Compare instructions,
A-18
Completion, PCI transaction,
8-15
Configuration
configuration registers
60x/PCI error address register,
5-33
accessing registers,
5-2
D
5-4
bus error status registers,
13-5
ECC single-bit error registers,
5-26
,
13-6
emulation support,
5-33
,
8-31
error detection registers,
5-29
,
13-5
error enabling registers,
5-27
error handling registers,
5-26
,
5-32
error status registers,
5-31
,
8-28
memory bank enable register,
5-39
memory boundary registers,
5-35
D
memory control configuration registers,
5-41
memory interface configuration registers,
5-34
memory page mode register,
5-40
PCI command register,
5-10
,
8-19
PCI status register,
5-11
,
8-19
power management registers,
5-15
D
5-17
processor interface configuration registers,
5-22
processor/PCI error address register,
13-5
register access,
5-2
D
5-4
reserved bits,
5-1
summary of registers, list,
5-4
,
5-6
configuration signals,
3-29
configuration space,
8-10
PCI addressing,
8-10
PCI configuration
configuration cycles
CONFIG_ADDR register,
5-1
,
8-20
CONFIG_DATA register,
5-2
,
8-21
configuration space header,
8-18
type 0 and 1 accesses,
8-20
configuration header summary,
5-8
,
8-19
Conventions,
xxxvii
CS
n
(SDRAM command select) signals,
3-16
D
DA (debug address) signal,
3-28
DAR (destination address register),
9-17
Data bus
bus transaction errors,
13-6
shared data bus,
7-3
termination by TEA,
13-9
Data high error capture monitor register,
15-20
Data high error injection mask register,
15-18
Data low error capture monitor register,
15-20
Debug
address,
15-4
address attribute signals,
15-1
address maps,
15-5
data high error capture monitor register,
15-20
data high error injection mask register,
15-18
data low error capture monitor register,
15-20
data path error injection/capture,
15-16
features list,
1-19
memory data path error capture monitor
register,
15-19
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PDF描述 |
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