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參數(shù)資料
| 型號(hào)： | MPC8240 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 71/546頁 |
| 文件大?。?/td> | 5994K |
| 代理商： | MPC8240 |
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MOTOROLA
Chapter 2. PowerPC Processor Core
2-9
PowerPC Processor Core Features
The load/store and instruction fetch units provide the caches with the address of the data or
instruction to be fetched. In the case of a cache hit, the cache returns two words to the
requesting unit.
Note that the MPC8240 processor core has some additional cache locking functionality
compared to the MPC603e. This is described in more detail in Section 2.4.2.3, òCache
Locking.ó
2.2.6.3 Peripheral Logic Bus Interface
The MPC8240 contains an internal peripheral logic bus that interfaces the processor core
to the peripheral logic. This internal bus is very similar in function to the external 60x bus
interface on the MPC603e. In the case of the MPC8240, the central control unit (CCU)
terminates all the transactions and internally directs all accesses to the appropriate
peripheral (or memory) interface.
2.2.6.3.1 Peripheral Logic Bus Protocol
The processor core-to-peripheral logic interface includes a 32-bit address bus, a 32- or 64-
bit data bus as well as control and information signals. The peripheral logic interface allows
for address-only transactions as well as address and data transactions. The processor core
control and information signals include the address arbitration, address start, address
transfer, transfer attribute, address termination, data arbitration, data transfer, data
termination, and processor state signals. Test and control signals provide diagnostics for
selected internal circuits.
The peripheral logic interface supports bus pipelining, which allows the address tenure of
one transaction to overlap the data tenure of another. PCI accesses to the memory space are
monitored by the peripheral logic bus to allow the processor to snoop these accesses
(provided PICR[27] is cleared).
2.2.6.3.2 Peripheral Logic Bus Data Transfers
As part of the peripheral logic bus interface, the processor cores data bus is conTgured at
power-up (by the value on the DL[0] signal) to either a 32- or 64-bit width.
When the processor is conTgured with a 32-bit data bus, memory accesses on the peripheral
logic bus interface allow transfer sizes of 8, 16, 24, or 32 bits in one bus clock cycle. Data
transfers occur in either single-beat transactions, or two-beat or eight-beat burst
transactions, with a single-beat transaction transferring as many as 32 bits. Single- or
double-beat transactions are caused by noncached accesses that access memory directly
(that is, reads and writes when caching is disabled, caching-inhibited accesses, and stores
in write-through mode). Eight-beat burst transactions, which always transfer an entire
cache line (32 bytes), are initiated when a line is read from or written to memory.
When the peripheral logic bus interface is conTgured with a 64-bit data bus, memory
accesses allow transfer sizes of 8, 16, 24, 32, or 64 bits in one bus clock cycle. Data transfers
occur in either single-beat transactions or four-beat burst transactions. Single-beat
transactions are caused by noncached accesses that access memory directly (that is, reads
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| MPC8241EC | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC8241 Integrated Processor Hardware Specifications |
| MPC8241LVR166D | 功能描述:微處理器 - MPU INTEGRATED HOST PROC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MPC8241LVR200D | 功能描述:微處理器 - MPU INTEGRATED HOST PROC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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