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參數(shù)資料
| 型號(hào)： | MPC8240 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 419/546頁(yè) |
| 文件大?。?/td> | 5994K |
| 代理商： | MPC8240 |
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MOTOROLA
Chapter 13. Error Handling and Exceptions
13-7
Error Reporting
ErrDR2[7] is cleared to indicate that the error address in the processor/PCI error address
register is valid. If the ECC single-bit error trigger threshold is reached, then the error
address indicates the address of the most recent ECC single-bit error. Note that when a
parity or ECC error occurs on the last beat of a transaction and another transaction to the
same page has started, the MPC8240 cannot provide the error address and the
corresponding bus status. In these cases, ErrDR2[7] is set to indicate that the error address
in the processor/PCI error address register is not valid. The MPC8240 cannot provide the
error address and the bus status for refresh overow errors, so ErrDR2[7] is set for these
errors as well.
If the transaction is initiated by the processor core or by a PCI master with bit 6 of the PCI
command register cleared, the error status information is latched, but the transaction
continues and terminates normally.
13.3.2.1 System Memory Read Data Parity Error
When MCCR1[PCKEN] is set, the MPC8240 checks memory parity on every memory read
cycle and generates the parity on every memory write cycle that emanates from the
MPC8240. When a read parity error occurs, ErrDR1[2] is set.
The MPC8240 does not check parity for transactions in the system ROM address space.
Note that the processor should not check parity for system ROM space transactions as the
parity data will be incorrect for these accesses.
13.3.2.2 System Memory ECC Error
When MCCR2[ECC_EN] is set, the MPC8240 performs an ECC check on every memory
read cycle and generates the ECC check data on every memory write cycle. When a single-
bit ECC error occurs, the ECC single-bit error counter register is incremented by 1 and its
value is compared to the value in the ECC single-bit error trigger register. If the values are
equal, ErrDR1[2] is set. In addition to single-bit errors, the MPC8240 detects all 2-bit
errors, all errors within a nibble (one-half byte), and any other multibit error that does not
alias to either a single-bit error or no error. When a multibit ECC error occurs, ErrDR2[3]
is set.
When conTgured for in-line ECC with SDRAM, the MPC8240 cannot report ECC single-
bit errors, see Section 6.4.11, òSDRAM and In-Line ECC or Parity,ó for more information,
Write parity errors are reported in ErrDR1[2] (memory read parity error/ECC single-bit
error exceeded). Read parity and multiple-bit ECC errors are reported in ErrDR2[3] (ECC
multi-bit error).
13.3.2.3 System Memory Select Error
A memory select error occurs when the address for a system memory transaction falls
outside of the programmed boundaries of physical memory.When a memory select error
occurs, ErrDR1[5] is set. If a write transaction causes a memory select error, the write data
is simply ignored. If a read transaction causes the memory select error, the MPC8240
returns 0xFFFF_FFFF (all 1s). No RAS/CS signals are asserted in either case.
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