參數(shù)資料
型號： W925E240
英文描述： Telephone Controller
中文描述： 電話控制器
文件頁數(shù)： 21/66頁
文件大小： 930K
代理商： W925E240
W925E/C240
8-bit CID Microcontroller
Revision : A6
-21-
Release Date : 2002/7/2
P4.7-5
P4.4
P4.2
P4.1
P4.0
I/O
VPOS
VNEG
SDATA
SCLK
Normal I/O
Positive input of the comparator
Negative input of the comparator
Serial port data I/O
Serial port clock I/O with Smith trigger in input path
INTERRUPT ENABLE
(initial=00H)
Bit:
7
EA
6
5
-
4
-
3
2
1
0
ES1
ET1
EX1
ET0
EX0
Mnemonic: IE
Global enable. Enable/disable all interrupts.
ES1: Enable Serial port interrupt
ET1: Enable Timer 1 interrupt
EX1: Enable external interrupt 1
ET0: Enable Timer 0 interrupt
EX0: Enable external interrupt 0
Address: A8h
EA:
P4 I/O PORT CONTROL
(initial=FFH)
Bit:
7
6
5
4
3
2
1
0
P4.7IO P4.6IO P4.5IO P4.4IO P4.3IO P4.2IO P4.1IO P4.0IO
Mnemonic: P4IO
Address: AEh
P4IO: P4 pins I/O control.
1: input mode
0: output mode
PORT 3
(initial=FFh, input mode)
Bit:
7
6
5
4
3
2
1
0
P3.7
P3.6
P3.5
P3.4
P3.3
P3.2
P3.1
P3.0
Mnemonic: P3
Address: B0h
P3.7-0: P3 can be selected as input or output mode by the P3IO register, At initial reset, P3IO is
set to 0FFH, P3 is used as input mode. When P3IO is set to 00h, the P3 is used as
CMOS output mode. Special function of P3 is described below.
P3.5
T1
Timer/Counter 1 external count input
P3.4
T0
Timer/Counter 0 external count input
P3.3
INT1
External interrupt 1
P3.2
INT0
External interrupt 0
CID REGISTER
(initial=00H,
read only
)
Bit:
Mnemonic: CIDR
7
-
6
5
4
3
2
1
0
FCLK
FDATA
FCD
DTMFD
FDR
Address: B1h
ALGO
RNG
This SFR indicates the CID signal immediately. Register data is set or cleared by hardware only.
FCLK: FSK serial clock with the baud rate of 1200Hz.
FDATA: FSK serial bit data.
FCD: Set when FSK carrier is detected. Cleared when FSK carrier is disappeared.
DTMFD: Set when DTMF decoded data is ready. Cleared when DTMF signal ends.
FDR: Set when FSK 8 bits data is ready. Cleared before next FSK start bit comes
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