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參數(shù)資料
| 型號： | 28229-14 |
| 廠商： | MINDSPEED TECHNOLOGIES INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | ATM/SONET/SDH SUPPORT CIRCUIT, PBGA256 |
| 封裝： | BGA-256 |
| 文件頁數(shù)： | 235/269頁 |
| 文件大?。?/td> | 3376K |
| 代理商： | 28229-14 |
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3-2
Mindspeed Technologies
28229-DSH-001-B
IMA Clocks
CX28224/5/9 Data Sheet
Figure 3-1 shows the details of the CX28229's IMA clock block from Figure 1-1. This
block is responsible for generating all clocks required by the IMA engine. It can be
further divided into 8 sections, as shown in Table 3-1:
Table 3-1. IMA Block Clock Sections
Clock Section
Description
Serial Port Synchronizer This block contains a transition detector and a synchronizer. It synchronizes the clocks from the TC
block Serial ports to the IMA_SysClk divided by 16. It handles all 8 internal serial ports independently.
IMA_SysClk Dividers
This block contains two dividers: a divide by 16 and a divide by 24. The divide_16 is used to synchronize
external clocks to internal logic. The divide_24 allows the IMA_SysClk to be used to generate both the
Rx IDCR and the Tx IDCR clocks (provided that IMA_SysClk is 24 times the bit rate).
IMA_RefClk
Synchronizer
This block contains a transition detector and a synchronizer. It synchronizes the IMA_RefClk to the
IMA_SysClk divided by 16.
IDCR Source Mux
This software controlled mux selects which clock sources are feed to the appropriate IDCR clock
dividers.
Rx IDCR Clock
This block divides the bit rate clock down to a link cell data rate clock based on the values of frame
length (M), number of links in the group (N), frame payload (P) and frame bit (F). (The 2048/2049 factor
results from the IMA standards requirement of inserting a stuff event every 2048 cells.) This block can
generate 16 independent Rx IDCR clock outputs (one per group).
Tx IDCR Clock
This block divides the bit rate clock down to a Link cell data rate clock based on the values of frame
length (M), number of links in the group (N), frame payload (P) and frame bit (F). (The 2048/2049 factor
results from the IMA standards requirement of inserting a stuff event every 2048 cells.) This block can
generate 16 independent Rx IDCR clock outputs (one per group).
Bit Rate Clock Generator This block generates a clock that represents the link data rate. It can generate 16 independent Tx and 16
independent Rx clocks. In normal operation, all parameters are configured automatically by the software
driver. It contains the following blocks:
" Pre-scaler—This block divides the selected input (either IMA_RefClk or IMA_SysClk) by the factor
of Pnum divided by Pden.
" Synchronizer—Synchronizes the Pre-Scaler output to the internal logic using the IMA_SysClk
divided by 16.
" Numerically Controlled Oscillator—This clock circuit generates the link bit rate.
Digital Phase Locked
Loop
This block generates a bit rate clock that is phase locked to the PHY side RxClAv signal. It can monitor
all 32 ports on the bus. Any port can be selected as the group timing reference.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| 28-22920 | 制造商:CEBEK 功能描述:PRE ASSEMBLED MODULE BOARD PRECISION TIMER 1-99 SEC |
| 28-22922 | 制造商:CEBEK 功能描述:PRE ASSEMBLED MODULE BOARD SEQUENTIAL TIMER 1SEC-3MIN |
| 28-22926 | 制造商:CEBEK 功能描述:PRE ASSEMBLED MODULE BOARD ON DELAY TIMER 1-60 SECOND |
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