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參數(shù)資料
| 型號： | 28229-14 |
| 廠商： | MINDSPEED TECHNOLOGIES INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | ATM/SONET/SDH SUPPORT CIRCUIT, PBGA256 |
| 封裝： | BGA-256 |
| 文件頁數(shù)： | 242/269頁 |
| 文件大?。?/td> | 3376K |
| 代理商： | 28229-14 |
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3-8
Mindspeed Technologies
28229-DSH-001-B
IMA Clocks
CX28224/5/9 Data Sheet
3.1.2
DSL/T1/E1 Using UTOPIA-to-UTOPIA Interfaces
Figure 3-4 illustrates the configuration most commonly used with applications that
require more than 8 ports. Up to 32 links and 16 groups can be supported using
external Cell Delineators such as the RS8228.
!
The Rx IDCR clock is synthesized using the RxClAv input from the PHY side
UTPOIA bus. This is performed on a per group basis; that is, one link in each
group is selected (via software) to provide the Rx IDCR for that group.
!
IMA_SysClk must be greater than or equal to 40.96 MHz (less than 24 ports) and
be greater than or equal to 49.152 MHz if there are more than 24 ports.
!
Either IMA_SysClk or IMA_RefClk can be used as the Tx IDCR clock:
" IMA_SysClk may be used if it is an 8 kHz multiple of the bit rate.
" IMA_RefClk may be used if it is an 8 kHz multiple of the bit rate and greater
than or equal to 4.64 MHz.
The device is configured using a software driver. The following code is an example of
calls to the driver:
IMA_LINK_TYPE = IMA_VAR_RATE
IMA_DSL_REF_CLK_FREQUENCY = 40960000
IMA_DSL_USE_REF_CLK2 = IMA_INACTIVE
IMA_DSL_REF_GENERATOR = IMA_ACTIVE
IMA_ALT_RX_TRL = IMA_ACTIVE
IMA_GRP_LINK_BANDWIDTH = 2304 (grp#)
IMA_GRP_CLK_REF_FACTOR = IMA_NO_DIV (grp#)
IMA_GRP_TX_TRL_SRC = IMA_REF_XCLK (grp#)
IMA_GRP_RX_TRL_SRC = IMA_RX_TRL_(x) (grp#)
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PDF描述 |
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參數(shù)描述 |
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