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參數(shù)資料
| 型號： | LR4500 |
| 廠商： | LSI Corporation |
| 英文描述： | Superscalar Microprocessor(超標(biāo)量微處理器) |
| 中文描述： | 超標(biāo)量微處理器（超標(biāo)量微處理器） |
| 文件頁數(shù)： | 149/172頁 |
| 文件大小： | 1142K |
| 代理商： | LR4500 |
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ICEport Operations
9-17
Cycle 1:
The bus master wins arbitration of the SCbus.
Cycle 2:
The bus master asserts SCTSSn for one cycle to indicate the
start of a new transaction. The bus master also places the
target address on SCAop[31:0] and asserts SCDoEn for a
write transaction, or deasserts SCDoEn for a read transaction.
For a write transaction, the bus master also drives
SCDop[31:0] with the data to be transferred.
Cycle 3:
The ICEport recognizes that it is the transaction target. For a
read transaction, the ICEport places the appropriate data on
the sc_ICEDop[31:0] bus and asserts sc_ICEDoEp. For a
write transaction, the ICEport writes sc_ICEDip[7:0] data into
the appropriate register. The ICEport then asserts
sc_ICERDYp to indicate that the transaction has finished.
Cycle 4:
The ICEport deasserts sc_ICERDYp at the rising edge of
SCLKp. For a read transaction, the ICEport also deasserts
sc_ICEDoEp and the SCbus master must latch the data on
the rising edge of SCLKp at the start of this cycle. At the end
of Cycle 4, the ICEport is ready to begin a new transaction.
9.6.2 Reset
An ICEport system reset occurs when either CRESETn or WRESETn is
asserted for at least one SCLKp cycle. CRESETn must be asserted
when the system is powered up to set the ICEport in a predefined state.
Since the reset signals are synchronous to SCLKp, the ICEport can be
reset even if the ICECLKp clock is not running.
An ICEport system reset performs the following functions:
RxOverrun and RxRDY bits in the Rx Status Register are cleared,
indicating that the Rx Data Register is undefined.
The RxRXRDYPe bit in the Rx Setup Register is cleared. This
causes the IRXRDYp (sc_ICEINTp) signal to be deasserted.
The TxRDY bit in the Tx Status Register is set.
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