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參數(shù)資料
| 型號： | LR4500 |
| 廠商： | LSI Corporation |
| 英文描述： | Superscalar Microprocessor(超標量微處理器) |
| 中文描述： | 超標量微處理器（超標量微處理器） |
| 文件頁數(shù)： | 155/172頁 |
| 文件大小： | 1142K |
| 代理商： | LR4500 |
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10-1
Chapter 10
Organization of Clock
and Exception Signals
This section describes the organization of the LR4500 Microprocessor
clock circuitry that controls the LR4500’s clock inputs and outputs, and
LR4500 synchronization circuitry that handles exception inputs.
10.1 Clock Circuitry
The PLL circuit supplies the CW4011 core with the system clock, SCLKp.
Figure 10.1
shows how the PLL output is distributed to internal LR4500
modules, such as the DRAM Controller and the SCLC, as well as to the
CW4011 core itself. The phase time of the SCLKp inputs is the same for
all internal modules.
The LR4500 buffers SCLKp and outputs it as MCLKp, which monitors the
internal clock, defines relative AC specifications for SCLKp synchronized
inputs and outputs, and may be used as the DRAM clock.
The LR4500 generates the clock for the Lbus by dividing SCLKp either
by 2 or by 4. SCLKp is passed through a two-stage D-type
flip-flop, as shown in
Figure 10.1
, and output to a 2:1 multiplexer, which
is controlled by the LCHALFn input. Multiplexer input ‘b’ generates the
1/2 clock while multiplexer input ‘a(chǎn)’ generates the 1/4 clock. When
LCHALFn is HIGH, it enables the input on pin ‘b’ to be output on pin ‘z’
of the multiplexer; when LCHALFn is LOW, it enables the input on pin ‘a(chǎn)’
to be output. The two-stage flip-flop is reset when LCRESETn goes
LOW.
The Lbus clock, LCLKp, is buffered and used as an internal clock for the
SCLC. It is also output on the Lbus to provide the clock for Lbus devices.
Devices on the Lbus sample all inputs on the rising edge of LCLKp, and
synchronize all outputs to the rising edge of LCLKp.
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