參數(shù)資料
型號： LR4500
廠商： LSI Corporation
英文描述： Superscalar Microprocessor(超標(biāo)量微處理器)
中文描述： 超標(biāo)量微處理器（超標(biāo)量微處理器）
文件頁數(shù)： 98/172頁
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代理商： LR4500
6-4
DRAM Controller and Memory Bus
6.3 Address Bit Assignment
The DRAM Controller in the LR4500 derives the DRAM addresses,
MAp[11:0], from the 32 SCbus address bits output by the bus master,
which may be the CW4011 core or the SCLC module. The controller
outputs the address bits on the Mbus, assigning the bits as shown in
Figure 6.2
. The byte select signals, MDQMp[7:0], are derived directly
from the byte enable signals, SCTBEn[7:0].
Figure 6.2 SCbus DRAM Address Bit Assignment
The MAp[11:0] 12-bit address bus multiplexes row and column
addresses.
Table 6.2
lists the SCbus address and Mbus address bit
assignments.
0000 00
31
26 25
C9
CS
C8 R11 R10
R8
R7
R6
R5
R4
R3
R2
R1
R0
24
23
22
21
20
19
18
17
16
15
14
13
12
11
C7
10
C6
9
C5
C4
8
7
C3
6
C2
5
C1
4
C0
3
x x x
2
0
X
X
X
C8 C7
C6 C5 C4 C3 C2
C1 C0
SCbus Address Bits
X
X
C9 C8 C7 C6 C5 C4 C3 C2 C1 C0
X
X
X
X
C7 C6 C5 C4 C3 C2 C1 C0
R10 R9 R8 R7
R6 R5 R4 R3 R2 R1 R0
Column Addresses for 4-bit wide DRAMs
Column Addresses for 8-bit wide DRAMs
Column Addresses for 16-bit wide DRAMs
Row Addresses for all DRAMs
10
9
8
7
6
5
4
3
2
1
0
Mbus Address Bits
CS = 1 enables MCSn[1] to select Bank 1
CS = 0 enables MCSn[0] to select Bank 0
Don’t
Care
R9
R11
11
X indicates that the bit is not used in this configuration
x indicates a ‘don’t care’ situation
SDRAM is
selected when
bits [31:26] are
set to 0
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LRC Fractional Ohm
LRC1220H Fractional Ohm
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