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參數(shù)資料
| 型號(hào)： | LR4500 |
| 廠商： | LSI Corporation |
| 英文描述： | Superscalar Microprocessor(超標(biāo)量微處理器) |
| 中文描述： | 超標(biāo)量微處理器（超標(biāo)量微處理器） |
| 文件頁數(shù)： | 78/172頁 |
| 文件大?。?/td> | 1142K |
| 代理商： | LR4500 |
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5-8
Bus Interface Descriptions
LDp[31:0]
Lbus Data Bus
This 32-bit bidirectional data bus transfers data between
the devices on the Lbus and the LR4500. The read/write
signal, LRDn, controls the direction of data flow on the
Lbus.
Bidirectional
LHLDAp
Lbus Hold Acknowledge
The LR4500 asserts this signal in response to an
LHoLDp input from an Lbus device. When asserted, the
signal grants a bus hold and allows the Lbus device to
take bus ownership.
Output
LHoLDp
Lbus Hold Request
An Lbus device asserts LHoLDp to request ownership of
the Lbus. The initiating device must synchronize the
signal to the rising edge of LCLKp.
Input
LRDn
Lbus Read
The master device asserts this signal to enable a read
operation and deasserts it to enable a write operation.
When the LR4500 asserts LHLDAp and grants bus
ownership to an Lbus master device, the master device
inputs this signal to the LR4500. When the LR4500 is the
bus master, it inputs this signal to the Lbus device.
Bidirectional
LRDYn
Lbus Data Ready
When it is asserted, this signal terminates a transaction.
When the LR4500 asserts LHLDAp and grants bus
ownership to an Lbus device, the LR4500 inputs this
signal to the LR4500. When the LR4500 is the bus
master, the Lbus device inputs this signal to the LR4500.
The initiating device must synchronize this signal to the
Lbus clock, LCLKp.
Bidirectional
LRTYn
Lbus Retry
When an Lbus slave device asserts this signal and inputs
it to the LR4500, the LR4500 temporarily aborts any
transaction in progress and initiates the transaction again
later. The initiating Lbus device must synchronize the
signal to the rising edge of LCLKp.
Input
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