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參數(shù)資料
| 型號： | PEB2255 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 13/374頁 |
| 文件大?。?/td> | 5064K |
| 代理商： | PEB2255 |
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PEB 2255
FALC-LH V1.3
List of Figures
Page
Data Sheet
13
2000-07
Figure 1
Figure 2
Figure 3
Figure
4
Figure 5
Figure 6
Figure 7
Figure
8
Figure
9
Figure 10
Figure 11
Figure 12
Figure 13
Figure 1
4
Figure 15
Figure 16
Figure 17
Figure 1
8
Figure 1
9
Figure 20
Figure 21
Figure 22
Figure 23
Figure 2
4
Figure 25
Figure 26
Figure 27
Figure 2
8
Figure 2
9
Figure 30
Figure 31
Figure 32
Figure 33
Figure 3
4
Figure 35
Figure 36
Figure 37
Figure 3
8
Figure 3
9
Figure
4
0
Figure
4
1
Figure
4
2
Logic Symbol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Multiple E1/T1/J1 Link over Frame Relay . . . . . . . . . . . . . . . . . . . . . . 22
8
Channel E1/T1/J1 Interface to the ATM Layer . . . . . . . . . . . . . . . . . 23
Multiple FALC Clocking Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Pin Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
4
Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4
6
FIFO Word Access (Intel Mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
49
FIFO Word Access (Motorola Mode) . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Interrupt Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Block Diagram of Test Access Port and Boundary Scan. . . . . . . . . . . 53
Receive Clock System (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
4
Receiver Configuration (E1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Jitter Attenuation Performance (E1). . . . . . . . . . . . . . . . . . . . . . . . . . . 5
9
Jitter Tolerance (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Transmit Clock System (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
The Receive Elastic Buffer as Circularly Organized Memory . . . . . . . 65
2.0
48
MHz Receive Signaling Highway (E1) . . . . . . . . . . . . . . . . . . . . 6
8
System Interface (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Receive System Interface Clocking (E1) . . . . . . . . . . . . . . . . . . . . . . . 71
Transmit System Interface Clocking: 2.0
48
MHz (E1) . . . . . . . . . . . . . 7
4
Transmit System Interface Clocking:
8
.1
9
2 MHz/
4
.0
9
6 Mbit/s (E1). . . 75
2.0
48
MHz Transmit Signaling Highway (E1) . . . . . . . . . . . . . . . . . . . 77
Transmitter Configuration (E1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
9
Transmit Line Monitor Configuration (E1) . . . . . . . . . . . . . . . . . . . . . .
8
1
Data Flow in Transparent Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
84
CRC
4
Multiframe Alignment Recovery Algorithms . . . . . . . . . . . . . . .
9
2
Remote Loop (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9
7
Payload Loop (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
98
Local Loop (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
99
Single Channel Loopback (E1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Receive Clock System (T1/J1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Receiver Configuration (T1/J1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
4
Jitter Attenuation Performance (T1/J1) . . . . . . . . . . . . . . . . . . . . . . . 107
Jitter Tolerance (T1/J1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
8
Transmit Clock System (T1/J1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
The Receive Elastic Buffer as Circularly Organized Memory . . . . . . 113
System Interface (T1/J1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
8
Receive System Interface Clocking (T1/J1). . . . . . . . . . . . . . . . . . . . 11
9
2.0
48
Mbit/s Receive Signaling Highway (T1/J1) . . . . . . . . . . . . . . . 120
1.5
44
Mbit/s Receive Signaling Highway (T1/J1) . . . . . . . . . . . . . . . 120
Receive FS/DL Bits in Time Slot 0 on RDO (T1/J1). . . . . . . . . . . . . . 122
Transmit System Interface Clocking: 1.5
44
MHz (T1/J1). . . . . . . . . . 12
4
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