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參數(shù)資料
| 型號： | PEB2255 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 通信及網(wǎng)絡 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 69/374頁 |
| 文件大?。?/td> | 5064K |
| 代理商： | PEB2255 |
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PEB 2255
FALC-LH V1.3
Functional Description E1
Data Sheet
6
9
2000-07
4.2
System Interface in E1 Mode
The FALC
-LH offers a flexible feature for system designers where for transmit and
receive direction different system clocks and system pulses are necessary. The interface
to the receive system highway is realized by two data buses, one for the data RDO and
one for the signaling data RSIG. The receive highway is clocked via pin SCL
K
R/RCL
K
,
while the interface to the transmit system highway is independently clocked via pin
SCL
KX
. Selectable system clock and data rates and their valid combinations are shown
in the table below.
Generally the data or marker on the system interface are clocked off or latched on the
falling edge of the SCL
K
R/
X
clock.
8
.1
9
2-MHz clocking rate allows transmitting of time
slots in different channel phases. The active channel phase is selected by RC0.SICS,
during the inactive channel phase the output signal is tristated. The signals on pin S
Y
PR
in conjunction with the assigned timeslot offset in register RC0 and RC1 define the
beginning of a frame on the receive system highway. The signal on pin S
Y
P
X
in
conjunction with the assigned timeslot offset in register
X
C0 and
X
C1 define the
beginning of a frame on the transmit system highway.
Adjusting the frame begin (time slot 0, bit 0) relative to S
Y
PR/
X
can be programmed in
clock steps in the range of 0...125
μ
sec.
A receive frame marker RFM can be activated during any bit position of the entire frame.
Programming is done with registers RC1/0. The pin function RFM is selected by
SIC2.SRFS0. The receive frame marker is active high for one 2.0
48
MHz cycle
(2.0
48
Mbit/s PCM highway interface mode) or two
8
.1
9
2 MHz cycles (
4
.0
9
6 Mbit/s PCM
highway interface mode) and is clocked off with the falling edge of the clock which is in/
output on port SCL
K
R.
Table 13
System Data Rate
2.0
48
Mbit/s
4
.0
9
6 Mbit/s
System Clock and Data Rates (E1)
Clock Rate 2.048 MHz
Clock Rate 8.192 MHz
x
x
x
1)
--
1)
x
=
valid
;
--
=
invalid
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