參數(shù)資料
型號(hào)： PEB2255
廠商： INFINEON TECHNOLOGIES AG
元件分類： 通信及網(wǎng)絡(luò)
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁(yè)數(shù)： 87/374頁(yè)
文件大小： 5064K
代理商： PEB2255
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PEB 2255
FALC-LH V1.3
Functional Description E1
Data Sheet
8
7
2000-07
For transmit direction, contents of time slot 0 are additionally determined by the selected
transparent mode (see also
Figure 25
):
The CRC procedure is automatically invoked when the multiframe structure is enabled.
CRC errors in the received data stream are counted by the 16 bit CRC Error Counter
CEC (one error per submultiframe, maximum).
Additionally a CRC
4
error interrupt status ISR0.CRC
4
may be generated if enabled by
IMR0.CRC
4
.
All CRC bits of one outgoing submultiframe are automatically inverted in case a CRC
error is flagged for the previous received submultiframe. This function is enabled via bit
RC0.CRCI. Setting the bit RC0.
X
CRCI inverts the CRC bits before transmission to the
distant end. The function of RC0.
X
CRCI and RC0.CRCI are logically ored.
4.4.3.1
Synchronization Procedure
Multiframe alignment is assumed to have been lost if doubleframe alignment has been
lost (flagged on status bit FRS0.LFA). The rising edge of this bits causes an interrupt.
The multiframe resynchronization procedure starts when doubleframe alignment has
been regained which is indicated by an interrupt status bit ISR2.FAR. For doubleframe
synchronization refer to section doubleframe format. It may also be invoked by the user
by setting
bit FMR0.FRS for complete doubleframe
and
multiframe re-synchronization
bit FMR1.MFCS for multiframe re-synchronization only.
The CRC checking mechanism is enabled after the first correct multiframe pattern has
been found. However, CRC errors are not counted in asynchronous state.
Table 20
Transmit Transparent Mode (CRC Multiframe E1)
Transmit Transparent Source for
Framing
+
CRC
(int. generated)
via pin
X
DI
1)
via pin
X
DI
via pin
X
DI
(int. generated)
(int. generated)
X
SW.
X
RA
1)
enabled by
A Bit
Sa Bits
E Bits
–
X
SP.TT0
TSWM.TSIF
TSWM.TSIS
TSWM.TRA
TSWM.TSA
4
–
8
1)
pin
X
DI or
X
SIG or
X
FIFO buffer (signaling controller)
X
SW.
X
RA
2)
via pin
X
DI
X
SW.
X
RA
1)
X
SW.
X
RA
1)
via pin
X
DI
2)
Automatic transmission of the A-bit is selectable
X
SW.
XY
0 …
4
3)
via pin
X
DI
X
SW.
XY
0 …
4
2)
X
SW.
XY
0 …
4
2)
X
SW.
XY
0 …
4
2)
via pin
X
DI
3)
The S
a
-bit register
X
SA
4
-
8
may be used optionally
Additionally, automatic transmission of submultiframe error indication is selectable
X
SP.
X
S13/
X
S15
4
)
via pin
X
DI
(int. generated)
via pin
X
DI
X
SP.
X
S13/
X
S15
3)
X
SP.
X
S13/
X
S15
3)
4
)
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PDF描述
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PEB2255H-V1.1 制造商:Siemens 功能描述:
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