參數(shù)資料
型號： PEB2255
廠商： INFINEON TECHNOLOGIES AG
元件分類： 通信及網(wǎng)絡(luò)
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁數(shù)： 76/374頁
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代理商： PEB2255
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PEB 2255
FALC-LH V1.3
Functional Description E1
Data Sheet
76
2000-07
4.3.1
Transmit Signaling Controller (E1)
Similar to the receive signaling controller the same signaling methods and the same time
slot assignment is provided. The FALC
-LH performs the following signaling and data
link methods:
4.3.1.1
The transmit signaling controller of the FALC
-LH performs the FLAG generation, CRC
generation, zero bit-stuffing and programmable IDLE code generation. Buffering of
transmit data is done in the 6
4
byte deep
X
FIFO. The signaling information is internally
multiplexed with the data applied to port
X
DI or
X
SIG.
In signaling controller transparent mode, fully transparent data transmission without
HDLC framing is performed. Optionally the FALC
-LH supports the continuous
transmission of the
X
FIFO contents.
The FALC
-LH offers the flexibility to insert data during certain time slots. Any
combinations of time slots may be programmed separately for the receive and transmit
directions.
HDLC or LAPD access
4.3.1.2
The FALC
-LH supports the S
a
bit signaling of time slot 0 of every second frame as
follows:
- the access via register
X
SW
- the access via registers
X
SA
4
E...
X
SA
8
E, capable of storing the information for a
complete multiframe
- the access via the 6
4
byte deep
X
FIFO of the signaling controller. This S
a
bit access
gives the opportunity to send a transparent bit stream as well as HDLC frames where the
signaling controller automatically processes the HDLC protocol. Any combination of S
a
bits which shall be inserted into the outgoing data stream may be selected by
X
C0.SA
4
E...SA
8
E.
S
a
bit Access (E1)
4.3.1.3
In external signaling mode the signaling data is received on port
X
SIG. The signaling
data is sampled with the working clock of the transmit system interface (SCL
KX
) in
conjunction with the transmit synchronization pulse (S
Y
P
X
). Data on
X
SIG is latched in
the bit positions 5...
8
per time slot, bits 1...
4
are ignored. Time slot 0 and 16 are sampled
completely (bit 1...
8
). The received CAS multiframe is inserted frame aligned into the
data stream on
X
DI. Data sourced by the internal signaling controller overwrites the
external signaling data. CAS data is read from
X
SIG during the last frame of a
multiframe, if CRC
4
/multiframe mode is selected. The CAS-multiframe is aligned to the
CRC
4
-multiframe. Other frames are ignored.
Channel Associated Signaling CAS (E1, serial access mode)
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PEB2255H-V1.1 制造商:Siemens 功能描述:
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