參數(shù)資料
型號(hào)： PEB2255
廠商： INFINEON TECHNOLOGIES AG
元件分類： 通信及網(wǎng)絡(luò)
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁(yè)數(shù)： 58/374頁(yè)
文件大?。?/td> 5064K
代理商： PEB2255
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PEB 2255
FALC-LH V1.3
Functional Description E1
Data Sheet
5
8
2000-07
4.1.6
Receive Jitter Attenuator (E1)
The receive jitter attenuator is placed in the receive path. The jitter attenuator meets the
requirements of IT
U
-T I.
4
31, G. 736-73
9
, G.
8
23 and ETSI TBR12/13.
The internal DCO-R generates a “jitter free“ output clock which is directly dependent on
the phase difference of the incoming clock and the jitter attenuated clock.The receive
jitter attenuator can be either synchronized with the extracted receive clock RCL
K
or to
a 2.0
48
-MHz clock provided on pin S
Y
NC. The received data is written into the receive
elastic buffer with RCL
K
and are read out with the dejittered clock CL
K8
M/CL
KX
sourced
by DCO-R if it is connected to SCL
K
R. Optionally a
8
kHz clock is provided on pin
X
CL
K
/
FSC or FSC.
The DCO-R circuitry attenuates the incoming jittered clock starting at 2 Hz jitter
frequency with 20 dB per decade fall off. Wander with a jitter frequency below 2 Hz is
passed unattenuated. The intrinsic jitter in the absence of any input jitter is
<
0.02
U
I.
For some applications it might be useful starting of jitter attenuation at lower frequencies.
Therefore the corner frequency is switchable by the factor of ten down to 0.2 Hz
(LIM2.SCF).
Jitter attenuation can be achieved either using an external tunable crystal on pins
X
TAL1/
X
TAL2 or using the crystal-less jitter attenuation selected by LIM2.DJA1/2. In this
case, a stable clock or regular crystal of 16.3
84
MHz has to be provided on pin
X
TAL1
(
+
/- 50 ppm). In crystal-less mode the system clock output on pin CL
K
16M can be either
the dejittered or the non-dejittered clock (LIM3.CSC).
The DCO-R circuitry is automatically centered to the nominal bit rate if the reference
clock on pin S
Y
NC/RCL
K
is missed for two 2.0
48
-MHz clock periods. In analog line
interface mode the RCL
K
is always running. Only in digital line interface mode with single
rail data a gapped clock at RCL
K
I may occur. In this case, DCO-R centers automatically.
The receive jitter attenuator works in two different modes:
Slave mode
In Slave mode (LIM0.MAS
=
0) the DCO-R is synchronized with the recovered route
clock. In case of LOS the DCO-R switches to Master mode automatically.
Master mode
In Master mode (LIM0.MAS
=
1) the jitter attenuator is in free running mode if no clock
on pin S
Y
NC is supplied. If a 2.0
48
MHz clock at the S
Y
NC input is applied the DCO-
R synchronizes to this input.
The following table shows the clock modes with the corresponding synchronization
sources.
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