參數(shù)資料
型號： PEB2255
廠商： INFINEON TECHNOLOGIES AG
元件分類： 通信及網(wǎng)絡
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁數(shù)： 285/374頁
文件大?。?/td> 5064K
代理商： PEB2255
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PEB 2255
FALC-LH V1.3
T1/J1 Registers
Data Sheet
2
8
5
2000-07
SICS…
System Interface Channel Select
Applicable only if bit FMR1.IMOD (
4
-MHz system interface) is
cleared.
0
…
Received data is output on port RDO in the first channel phase.
Data in the second channel phase is tristated.
Data on pin
X
DI is sampled in the first channel phase only. Data in the
second channel phase is ignored.
1
…
Received data is output on port RDO in the second channel
phase. Data in the first channel phase is tristated.
Data on pin
X
DI is sampled in the second channel phase only. Data
in the first channel phase is ignored.
CRCI…
Automatic CRC6 Bit Inversion
If set, all CRC bits of one outgoing extended multiframe are inverted
in case a CRC error is flagged for the previous received multiframe.
This function is logically ORed with RC0.
X
CRCI.
X
CRCI…
Transmit CRC6 Bit Inversion
If set, the CRC bits in the outgoing data stream are inverted before
transmission. This function is logically ORed with RC0.CRCI.
RDIS…
Receive Data Input Sense
Only applicable for dual rail mode (LIM1.DRS
=
1).
0
…
Inputs: RDIP, RDIN active low, input ROID is active high
1
…
Inputs: RDIP, RDIN active high, input ROID is active low
RCO2…RCO0… Receive Offset/Receive Frame Marker Offset
Depending on bit SIC2.SRFSO this bit enables different functions:
Receive Clock-Slot Offset
(SIC2.SRFSO
=
0)
Initial value loaded into the receive bit counter at the trigger edge of
SCL
K
R when the synchronous pulse on port S
Y
PR is active. Setting
of SIC1.SRSC enforces programming the offset values in a range of
0 to 1
9
2 bits with RCO0 always cleared.
Receive Frame Marker Offset
(SIC2.SRFSO
=
1)
Offset programming of the receive frame marker which is output on
port S
Y
PR. The receive frame marker could be activated during any
bit position of the current frame.
Calculation of the value
X
of the “Receive Counter Offset” register
RC1/0 depends on the bit position BP which should be marked and
SCL
K
R:
X =
(2BP) mod 386
, for SCL
K
R
=
1.5
44
MHz
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PEB22554HTV1.3 功能描述:網(wǎng)絡控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEB2255H-V1.1 制造商:Siemens 功能描述:
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