參數(shù)資料
型號(hào)： PEB2255
廠商： INFINEON TECHNOLOGIES AG
元件分類： 通信及網(wǎng)絡(luò)
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁數(shù)： 63/374頁
文件大小： 5064K
代理商： PEB2255
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PEB 2255
FALC-LH V1.3
Functional Description E1
Data Sheet
63
2000-07
Generation of control signals to synchronize the CRC checker and the receive elastic
buffer.
If programmed and applicable to the selected multiframe format, CRC checking of the
incoming data stream is done by generating check bits for a CRC submultiframe
according to the CRC
4
procedure (refer to IT
U
-T G70
4
). These bits are compared with
those check bits that are received during the next CRC submultiframe. If there is at least
one mismatch, the CRC error counter (16 bit) is incremented.
4.1.11
Receive Elastic Buffer (E1)
The received bit stream is stored in the receive elastic buffer. The memory is organized
as a two-frame elastic buffer with a maximum size of 6
4
×
8
bit. The size of the elastic
buffer can be configured independently for the receive and transmit direction.
Programming of the receive buffer size is done by SIC1.RBS1/0 :
RBS1/0
=
00 : two frame buffer or 512 bits
Maximum of wander amplitude (peak-to-peak): 1
9
0
U
I (1
U
I
= 488
ns )
average delay after performing a slip: about 1 frame
RBS1/0
=
01 : one frame buffer or 256 bits
Max. wander amplitude:
94 U
I
average delay after performing a slip: 12
8
bits, (S
Y
PR
=
output)
RBS1/0
=
10 : short buffer or
9
2 bits :
Max. wander amplitude: 1
8 μ
s
average delay after performing a slip:
4
6 bits, (S
Y
PR
=
output)
RBS1/0
=
11 : Bypass of the receive elastic buffer, (S
Y
PR
=
output)
The functions are:
Clock adaption between system clock (SCL
K
R) and internally generated route clock
(RCL
K
).
Compensation of input wander and jitter.
Frame alignment between system frame and receive route frame
Reporting and controlling of slips
Controlled by special signals generated by the receiver, the unipolar bit stream is
converted into bit-parallel data which is circularly written to the elastic buffer using
internally generated Receive Route Clock (RCL
K
).
Reading of stored data is controlled by the System Clock sourced by SCL
K
R and the
Synchronous Pulse (S
Y
PR) in conjunction with the programmed offset values for the
receive time slot/clock slot counters. After conversion into a serial data stream, the data
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PEB2255H-V1.1 制造商:Siemens 功能描述:
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