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參數(shù)資料
| 型號： | PEB2255 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 55/374頁 |
| 文件大?。?/td> | 5064K |
| 代理商： | PEB2255 |
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PEB 2255
FALC-LH V1.3
Functional Description E1
Data Sheet
55
2000-07
Long Haul Interface
The FALC
-LH has an integrated short-haul and long-haul line interface, consisting of a
receive equalization network and noise filtering.
4.1.1
The FALC
-LH automatically recovers the signals received on pins RL1/2 in a range of
up to -
4
3 dB. The maximum reachable length with a 22 AWG twisted-pair cable is 1500
m. After reset the FALC
-LH is in “Short Haul“ mode, received signals are recovered up
to -10 dB of cable attenuation. Switching in “Long Haul“ mode is done by setting of
register LIM0.E
Q
ON.
The integrated receive equalization network recovers signals with up to -
4
3 dB of cable
attenuation. Noise filters eliminate the higher frequency part of the received signals. The
incoming data is peak detected and sliced at 55
%
of the peak value to produce the digital
data stream. The received data is then forwarded to the clock
&
data recovery unit.
The current equalizer status is indicated by register RES (Receive Equalizer Status) in
long haul mode.
Receive Equalization Network (E1)
4.1.2
Receive Line Attenuation Indication (E1)
Status register RES reports the current receive line attenuation in a range of 0 to -
4
3 dB
in 25 steps of approximately 1.7 dB each. The least significant 5 bits of this register
indicate the cable attenuation in dB. These 5 bits are only valid in conjunction with the
two most significant bits (RES.EV1/0
=
01).
4.1.3
Receive Clock and Data Recovery (E1)
The analog received signal on port RL1/2 is equalized and then peak-detected to
produce a digital signal. The digital received signal on port RDIP/N is directly forwarded
to the DPLL. The receive clock and data recovery extracts the route clock RCL
K
from
the data stream received at the RL1/2, RDIP/RDIN or ROID lines and converts the data
stream into a single rail, unipolar bit stream. The clock and data recovery works with the
clock frequency supplied by
X
TAL1. Normally the clock that is output via pin RCL
K
is the
recovered clock from the signal provided on RL1/2 or RDIP/N and has a duty cycle close
to 50
%
. The free run frequency is defined by
X
TAL1 divided by
8
in periods with no
signal. The intrinsic jitter generated in the absence of any input jitter is not more than
0.035
U
I. In digital bipolar line interface mode the clock and data recovery accepts only
HDB3 or AMI coded signals with 50
%
duty cycle.
4.1.4
Receive Line Coding (E1)
The HDB3 line code or the AMI coding is provided for the data received from the ternary
or the dual rail interface. In case of the optical interface a selection between the NR
Z
code and the CMI Code (1T2B) with HDB3 postprocessing is provided. If CMI code
相關(guān)PDF資料 |
PDF描述 |
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| PEB2255H-V1.1 | 制造商:Siemens 功能描述: |
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