參數(shù)資料
型號： PEB2255
廠商： INFINEON TECHNOLOGIES AG
元件分類： 通信及網(wǎng)絡
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁數(shù)： 176/374頁
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代理商： PEB2255
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PEB 2255
FALC-LH V1.3
Signaling Controller Operating Modes
Data Sheet
176
2000-07
8.3.9
The FALC
-LH supports the S
a
bit signaling of time slot 0 of every other frame as follows:
access via registers RSW/
X
SW
access via registers RSA
8
-
4
/
X
SA
4
-
8
capable of storing the information for a complete multiframe
the access via the 6
4
byte deep receive/transmit FIFO of the integrated signaling
controller. This S
a
bit access gives the opportunity to transmit/receive a transparent bit
stream as well as HDLC frames where the signaling controller automatically processes
the HDLC protocol. Enabling for receive direction is done by resetting of CCR1.EITS
=
0
and setting of registers
X
CO.SA
4
E...
8
E as required. For transmit direction bits
TSWM.TSA
4
...
8
have to be set as required, additionally.
Data written to the
X
FIFO will subsequently transmit in the S
a
bit positions defined by
register
X
C0.SA
8
E-
4
E and the corresponding bits of TSWM.TSA
8
-
4
. Any combination
of S
a
bits can be selected. After the data has been sent out completely, “all ones” or
Flags (CCR1.ITF) are transmitted. The continuous transmission of a transparent bit
stream, which is stored in the
X
FIFO, can be enabled.
With the setting of bit MODE.HRAC the received S
a
bits can be forwarded to the receive
FIFO.
The access to and from the FIFOs is supported by ISR0.RME/RPF and ISR1.
X
PR/ALS.
S
a
bit Access (E1)
8.3.10
The FALC
-LH supports signaling and maintenance functions for T1/J1 - Primary Rate
Interfaces using the Extended Super Frame format. The device supports the DL-channel
protocol for ESF format according to T1.
4
03-1
989
ANSI or to AT
&
T TR5
4
016
specification. The HDLC- and Bit Oriented Message (BOM) -Receiver can be switched
on/off independently. If the FALC
-LH is used for HDLC formats only, the BOM receiver
has to be switched off. If HDLC- and BOM-receiver has been switched on
(MODE.HRAC/BRAC), an automatic switching between HDLC and BOM mode is
enabled. Storing of received DL bit information in the RFIFO of the signaling controller
and transmitting the
X
FIFO contents in the DL bit positions is enabled by CCR1.EDL
X
/
EITS
=
10. After hardware (pin RES
=
high) or software reset (CMDR.RRES
=
1) the
FALC
-LH operates in HDLC mode. If eight or more consecutive ones are detected, the
BOM mode is entered.
U
pon detection of a flag in the data stream, the FALC
-LH
switches back to HDLC-mode. Operating in BOM-mode, the FALC
-LH may receive an
HDLC frame immediately, i.e. without any preceding flags.
In BOM-mode, the following byte format is assumed (the left most bit is received first).
111111110xxxxxx0
The FALC
-LH uses the FF
H
byte for synchronization, the next byte is stored in RFIFO
(first bit received: LSB) if it starts and ends with a ‘0’. Bytes starting and ending with a ‘1’
are not stored. If there are no
8
consecutive one’s detected within 32 bits, an interrupt
ISR0.ISF is generated. However, byte sampling is not stopped.
Bit Oriented Message Mode (T1/J1)
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