參數(shù)資料
型號(hào)： PEB2255
廠商： INFINEON TECHNOLOGIES AG
元件分類(lèi)： 通信及網(wǎng)絡(luò)
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁(yè)數(shù)： 90/374頁(yè)
文件大?。?/td> 5064K
代理商： PEB2255
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PEB 2255
FALC-LH V1.3
Functional Description E1
Data Sheet
9
0
2000-07
4.4.3.7
S
a
- Bit Access (E1)
Due to signaling procedures using the five S
bits (S
a
4
… S
a
8
) of every other frame of the
CRC multiframe structure, three possibilities of access via the microprocessor are
implemented.
The standard procedure allows reading/writing the S
-bit registers RSW,
X
SW without
further support. The S
-bit information is updated every other frame.
The advanced procedure, enabled via bit FMR1.ENSA, allows reading/writing the S
a
-
bit registers RSA
4
…
8
,
X
SA
4
…
8
.
A transmit or receive multiframe begin interrupt (ISR0.RMB or ISR1.
X
MB) is provided.
Registers RSA
4
-
8
contains the service word information of the previously received CRC-
multiframe or
8
doubleframes (bit slots
4
-
8
of every service word). These registers are
updated with every multiframe begin interrupt ISR0.RMB.
With the transmit multiframe begin an interrupt ISR1.
X
MB is generated and the contents
of this registers
X
SA
4
-
8
are copied into shadow registers. The contents is subsequently
sent out in the service words of the next outgoing CRC multiframe (or every
doubleframes) if none of the time slot 0 transparent modes is enabled. The transmit
multiframe begin interrupt
X
MB request that these registers should be serviced. If
requests for new information is ignored, current contents is repeated.
The extended access via the receive and transmit FIFOs of the signaling controller. In
this mode it is possible to transmit/receive a HDLC frame or a transparent bit stream
in any combination of the S
a
bits. Enabling is done by setting of bit CCR1.EITS and
the corresponding bits
X
C0.SA
8
E-
4
E/TSWM.TSA
8
-
4
and resetting of registers TTR1-
4
, RTR1-
4
and FMR1.ENSA. The access to and from the FIFOs is supported by
ISR0.RME,RPF and ISR1.
X
PR,ALS.
SA6-Bit Detection according to ETS 300233
Four consecutive received SA6-bits are checked on the by ETS 300233 defined SA6-bit
combinations. The FALC
-LH detects following fixed SA6-bit combinations: SA61,
SA62, SA63,SA6
4 =
1000
;
1010
;
1100
;
1110
;
1111. All other possible
4
-bit combinations
are grouped to status “
X
”.
A valid SA6-bit combination must occur three times in a row. The corresponding status
bit in register RSA6S is set. Register RSA6S is from type “Clear on Read”. With any
change of state of the SA6-bit combinations an interrupt status ISR0.SA6SC is
generated.
During the basic frame asynchronous state updating of register RSA6S and interrupt
status ISR0.SA6SC is disabled. In multiframe format the detection of the SA6-bit
combinations can be done either synchronous or asynchronous to the submultiframe
(FMR3.SA6S
Y
). In synchronous detection mode updating of register RSA6S is done in
the multiframe synchronous state (FRS0.LMFA
=
0). In asynchronous detection mode
updating is independent to the multiframe synchronous state.
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PDF描述
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PEB22554HTV1.3 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEB2255H-V1.1 制造商:Siemens 功能描述:
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