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參數(shù)資料
| 型號： | PSB7280 |
| 廠商： | SIEMENS A G |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | Joint Audio Decoder-Encoder |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP100 |
| 文件頁數(shù)： | 117/190頁 |
| 文件大?。?/td> | 2177K |
| 代理商： | PSB7280 |
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PSB 7280
Semiconductor Group
117
Data Sheet 1998-07-01
During the initialization phase the firmware does a re-programming on the following
registers of the HDLC1 controller to setup the default configuration for the
communication with a video-processor (see
Chapter 6.2.3.3
):
When read, register bits that are not in use (or reserved for future use) are not defined,
i.e. their value may be either ‘0’ or ‘1’.
The HDLC receive FIFO size is 2
×
32 bytes. One half of the FIFO is connected to the
receiver shift register while the second half is accessible to the controlling processor.
The least significant 5 bits of the address are not decoded for the FIFO access, thus
always the same address may be used to read out the FIFO contents. With the first read
access the first byte from the FIFO will be read, with the second read access the second
byte and so on. A random access to the FIFO contents is not possible.
The transmit FIFO size is 2
×
32 bytes. One half is connected with the transmit shift
register while the other half is accessible to the controlling processor. The least
significant 5 bits of the address are not decoded for the FIFO access, thus always the
same address may be used to write to the FIFO. With the first write access the first byte
is written to the FIFO, with the second write access the second byte and so on. A random
access to the FIFO is not possible.
Table 18
Address
30A2
H
30A5
H
30A6
H
30AA
H
30AB
H
30AC
H
Data
80
H
40
H
83
H
0F
H
0F
H
50
H
Description
Transparent Mode
Receiver Reset
Power Up, MSB first for Receiver and Transmitter
Receiver: 16 bit time-slot
Transmitter: 16 bit time-slot
Interrupt Enable for RPF and XPR
Receive FIFO
RFIFO
Read
Address 00-1F
H
Transmit FIFO
XFIFO
Write
Address 00-1F
H
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