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參數(shù)資料
| 型號(hào)： | PSB7280 |
| 廠(chǎng)商： | SIEMENS A G |
| 元件分類(lèi)： | 消費(fèi)家電 |
| 英文描述： | Joint Audio Decoder-Encoder |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP100 |
| 文件頁(yè)數(shù)： | 126/190頁(yè) |
| 文件大?。?/td> | 2177K |
| 代理商： | PSB7280 |
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PSB 7280
Semiconductor Group
126
Data Sheet 1998-07-01
Channel Configuration Register 0 CCR0
Read/Write
Address 26
H
Bit 7
Bit 0
CCR0
PU
ITF
C32
CRL
RCRC
XCRC
RMSB
XMSB
PU
Power Up
Power down (0) or power up (1).
Interframe Time-Fill
If ‘0’, idle (continuous logical 1) is transmitted when no frame is sent;
continuous flag sequences, otherwise.
Has no meaning in transparent mode (where “idle” is always sent in the
absence of data).
Enable CRC-32
A ‘1’ selects the 32-bit CCITT-32 frame check sequence, as opposed to the
16-bit frame check sequence.
Has no meaning in transparent mode.
CRC Reset Level
Defines the initialization for the internal receive and transmit CRC
generators: A ‘0’ initializes the generators to (FFFF)FFFF
H
, a ‘1’ to
(0000)0000
H
. Has no meaning in transparent mode.
Receive CRC On/Off
When ‘1’, the received CRC checksum is written to RFIFO. The checksum,
consisting of last 2 (or 4) bytes in the received frame, is followed in the
RFIFO by the status information byte (copied into RSTA register).
Independently of RCRC the received checksum will be checked for
correctness. RBCL/H include the CRC byte(s).
Has no meaning in transparent mode.
Transmit CRC On/Off
When ‘1’, the CRC checksum in transmit direction is not generated
automatically. It has to be written as the last 2 or 4 bytes in XFIFO.
Has no meaning in transparent mode.
Receive MSB first
When RMSB = 0, the least significant bit of a byte in the receive FIFO is the
bit first received (normal mode in HDLC/serial data communication
protocols).
When RMSB = 1, the most significant bit of a byte in the receive FIFO is the
first bit received.
ITF
C32
CRL
RCRC
XCRC
RMSB
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