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參數(shù)資料
| 型號： | PSB7280 |
| 廠商： | SIEMENS A G |
| 元件分類： | 消費家電 |
| 英文描述： | Joint Audio Decoder-Encoder |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP100 |
| 文件頁數(shù)： | 131/190頁 |
| 文件大小： | 2177K |
| 代理商： | PSB7280 |
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PSB 7280
Semiconductor Group
131
Data Sheet 1998-07-01
A ‘0’ in a bit position (status after reset) masks the corresponding bit in ISR.
1)
“Hunt Mode”: The HDLC-receiver hunts for flags which are not followed by another flag or an abort sequence.
Thus, the HDLC-receiver of the JADE will receive two frames correctly if they are separated by only one
common flag (shared flag). It will also receive two frames correctly if they are separated by two flags (back-to-
back frames). In case of a back-to-back frame the flags may share the ‘0’ or not.
RFO
Receive Frame Overflow
Indicates that a frame has been lost because the FIFO was full at the
reception of the beginning of a frame. In transparent mode, signifies that
data has been lost because no room was available in RFIFO.
Set:
The DSP/host inaccessible part of RFIFO is full and the beginning
of a new frame is detected.
Reset: After ISR is read, after RRES, after hardware reset.
Transmit Pool Ready
One data block may be entered into the transmit FIFO.
Set:
After XF command has been executed and after XRES.
Reset: After ISR is read, after hardware reset.
Transmit Data Underrun
Transmitted frame was terminated with an abort sequence because no data
was available in the transmit FIFO and yet no XME command has been
issued.
In transparent mode indicates the transmission has been stopped because
no data was available in the transmit FIFO.
Set:
When the HDLC bitengine requests new data from an empty XFIFO.
Reset: After ISR is read, after XRES, after hardware reset.
All Sent
When ‘1’, indicates that the last bit of a frame has been transmitted on the
line and that both XFIFO parts are empty (in either HDLC or transparent
mode).
Set:
When the last bit of a frame has been transmitted to the line.
Reset: After ISR is read, after XRES, after hardware reset.
All ISR bits are acknowledged when ISR is read.
XPR
XDU
ALLS
Interrupt Mask Register
IMR
Write
Address 2C
H
Bit 7
RME
Bit 0
IMR
RPF
RFO
XPR
XDU
ALLS
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