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參數(shù)資料
| 型號(hào)： | PSB7280 |
| 廠商： | SIEMENS A G |
| 元件分類(lèi)： | 消費(fèi)家電 |
| 英文描述： | Joint Audio Decoder-Encoder |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP100 |
| 文件頁(yè)數(shù)： | 88/190頁(yè) |
| 文件大小： | 2177K |
| 代理商： | PSB7280 |
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PSB 7280
Semiconductor Group
88
Data Sheet 1998-07-01
Interrupt Status Mask Register
A ‘0’ in a bit position masks the corresponding interrupt (default value, i.e. after reset).
The mask bit affects only the generation of the interrupt, but not the interrupt status bit
from being set. Undocumented mask bits must be always set to ‘0’.
Acknowledge Register
The interrupt status bit is reset when the host writes a ‘1’ in the corresponding bit
position. The other interrupts are acknowledged as follows:
Note: Since no direct access to the MONR, CIR1, CIR2 and GP Int Status registers for
the host is allowed (these registers are in the configuration and control register
area 2000
H
upwards), they are read using the procedure via address and data
registers as decribed in
Chapter 2
– in principle giving the host the possibility to
handle the Monitor and C/I channels via the DSP.
Bit 15
Bit 8
75
H
T1
T2
T3
SAIN
DINT
HDLC1
HDCL2
Bit 7
Bit 0
74
H
MDR
MER
MDA
MEA
MAB
GPI
CIC1
CIC2
Bit 15
Bit 8
77
H
T1
T2
T3
SAIN
Bit 7
Bit 0
76
H
MER
MDA
MEA
MAB
DINT
HDLC1
HDLC2
MDR
GPI
CIC1
CIC2
Reset when IND Int. Status register is read
Reset when HDLC Controller 1 interrupt register is read
Reset when HDLC Controller 2 interrupt register is read
Reset when MONR register is read
Reset when GP Int Status register is read
Reset when CIR1 register is read
Reset when CIR2 register is read.
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