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參數(shù)資料
| 型號： | PSB7280 |
| 廠商： | SIEMENS A G |
| 元件分類： | 消費家電 |
| 英文描述： | Joint Audio Decoder-Encoder |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP100 |
| 文件頁數(shù)： | 31/190頁 |
| 文件大小： | 2177K |
| 代理商： | PSB7280 |
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PSB 7280
Semiconductor Group
31
Data Sheet 1998-07-01
Figure 10
3.3
Directly Accessible Register Bank
3.3.1
This area contains the locations for receiving/transmitting real-time audio and data
between the serial interfaces (IOM-2 and serial audio interface) and the host (or
embedded DSP).
The PSB 7280 implements two receive and two transmit audio channels, denoted RC1,2
and XC1,2, respectively. Further, two receive and two transmit channels are provided to
access the HDLC1,2 receiver input data and the HDLC1,2 transmitter output,
respectively, called HR1,2 and HX1,2.
Transfer of audio samples is interrupt supported, whereby two possibilities are provided:
– interrupt status generated after a programmable number of bits (1
…
32) have been
shifted in/out;
– interrupt indicating the start of a physical frame (normally at 8 kHz, either from FSC,
RFS or TFS frame sync pulses): in this case the number of significant bits depends
on the time-slot length programmed for that channel on the line (DU/DD/SR/ST).
The interrupt statuses may generate a maskable interrupt on the high priority interrupt
lines INTR (Host) and/or INT0 (embedded DSP), respectively.
RC1, RC2, XC1, XC2, HR1, HR2, HX1, HX2 channel registers are located in the address
range 00
H
- 3F
H
for the host, and in the memory mapped area 3000
H
- 303F
H
for the
DSP. The register banks for the host and the DSP are physically separate from each
other. The read registers and write registers are physically separate.
Input/Output Registers
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