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參數(shù)資料
| 型號： | PSB7280 |
| 廠商： | SIEMENS A G |
| 元件分類： | 消費家電 |
| 英文描述： | Joint Audio Decoder-Encoder |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP100 |
| 文件頁數(shù)： | 29/190頁 |
| 文件大小： | 2177K |
| 代理商： | PSB7280 |
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PSB 7280
Semiconductor Group
29
Data Sheet 1998-07-01
The external memory interface implements:
– protection against reading the internal ROM.
3.1.5
The chip internal clock is derived from a crystal connected across XTAL1,2 or from an
external clock input via pin XTAL1. Two different clock options are provided, controlled
by the clock mode pin CM1.
These clock modes are:
Clock Interface
After reset the pin CLKO outputs a frequency of 7.68 MHz, independent of the selection
of CM1 bit. Alternatively, CLKO can be programmed to output the frequency of a
programmable divider (CKOS bit in register 2002
H
). Thus, a clock of frequency equal to
the internal clock divided by a programmable baud rate factor (1, 2, 3,
…
, 2
19
) can be
generated.
When using the PLL (CM1 = 0), it is made sure that during reset phase CLKO delivers a
continuous 7.68 MHz clock. When using the non-PLL mode (CM1 = 1) CLKO goes low
while reset phase.
3.2
Shared Memories
Note: The absolute addresses for the different internal register banks and memories are
given here and in the rest of this Data Sheet both as seen from the host
and
from
the embedded DSP, the latter information being included for the sake of
completeness only.
Directly Accessible Register Bank (DARB)
The host accesses directly via its 8-bit address bus the so-called
Directly Accessible
Register Bank (DARB)
located between DSP addresses 3000
H
and 30FF
H
.
CM1 = 0
The internal clock circuitry generates a frequency 4.5 times the input
on XTAL1(,2). The internal frequency required is 34.56 MHz and is
obtained by providing a frequency of 7.68 MHz on XTAL1 input.
The internal frequency is directly input via XTAL1(,2). When using a
crystal, a 34.56 MHz crystal swinging at its basic harmonic has to be
connected to XTAL1,2.
CM1 = 1
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