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參數(shù)資料
| 型號： | PSB7280 |
| 廠商： | SIEMENS A G |
| 元件分類： | 消費家電 |
| 英文描述： | Joint Audio Decoder-Encoder |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP100 |
| 文件頁數(shù)： | 61/190頁 |
| 文件大?。?/td> | 2177K |
| 代理商： | PSB7280 |
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PSB 7280
Semiconductor Group
61
Data Sheet 1998-07-01
Bit-Reversal Units
The bit-reversal units are working byte-based, i.e. when enabled via bits RMSB or XMSB
for receiver and transmitter, respectively, each byte inside the 32 bit data path is
reversed:
The bit-reversal unit is independent of the LMOD bits, but in case of LMOD = 00, 01, 10
not all bytes contain valid data.
When disabled (RMSB/XMSB=0), the bit-reversal units are transparent.
Note on Latency of HDLC/Transparent Serial Data
When an HDLC receiver is enabled (via bit RAC), the HDLC receiver is clocked with the
serial interface clock even outside the selected time-slot. However, the logic at the input
of the HDLC receiver is only clocked with the serial clock during the selected time-slot.
Consequently, N bits are loaded into HRR register from the serial line after N clock edges
inside the selected time-slot (N is equal to 8, 16 or 32 depending on LMOD). Similarly,
data from HRW register is loaded into HDLC receiver only after a certain number of clock
edges inside the selected time-slot have occurred. The HDLC bit-engine works on serial
data, thus adding a delay of N clock cycles, but not necessarily inside the time-slot. The
latency (delay) of received data from the input pin to the HDLC FIFO is given in the
following as a function of LMOD (C
TS
means the number of clock edges inside the active
time-slot, C means the number of clock edges independent of the active time-slot):
31 30
o
24 25 o
25 24 23 22 o
30 31 16 17 o
17 16 15 14 o
22 23 8
9
14 15 0
8
7
6
1
o
o
1
6
0
7
9
o
Table 12
Receiver Delays
Start & Stationary
8 C
TS
+ 9 C
16 C
TS
+ 9 C
32 C
TS
+ 17 C
64 C
TS
+ 33 C
LMOD = 00
LMOD = 01
LMOD = 10
LMOD = 11
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