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參數(shù)資料
| 型號(hào)： | PSB7280 |
| 廠商： | SIEMENS A G |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | Joint Audio Decoder-Encoder |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP100 |
| 文件頁數(shù)： | 48/190頁 |
| 文件大?。?/td> | 2177K |
| 代理商： | PSB7280 |
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PSB 7280
Semiconductor Group
48
Data Sheet 1998-07-01
Note: When the PSB 7280 is reset via the RESET input, the following consecutive
actions take place internally:
– the PLL is initialized depending on the pin CM1
– if the PLL is chosen as a clock source, the PLL (frequency multiplier) goes
through a transient state where the clock is not yet stable
– after the clock has become stable, the PSB 7280 (including the DSP) requires
42 clock cycles to be fully initialized.
– As a consequence, for a proper initialization the required total length of the
RESET is 1 ms.
Note: After a hardware reset, the JADE firmware needs to initialize its internal memories
and interfaces. The time to do this is less than 10 ms. The user must take care to
access the JADE only after this initialization phase is completed, i.e. 10 ms after
the hardware reset.
Power-Down
The actual chip internal clock (“DSP clock”) is gated with the PU bit in the general
configuration/control register. Thus, when PU is set to ‘0’ (either via the host or the DSP),
clock distribution is stopped and the DSP is disabled. In this mode the power
consumption is minimum (software power-down). Only an interrupt to the DSP (on INT0
or INT1) can restart the DSP clock.
The initial state of the PU bit is ‘1’.
The PU bit is used by the on-chip firmware for the firmware-controlled power-down (see
Chapter 6.1.3
for details).
IOM
-2 Clocks
The IOM-2 clocking is either provided by separate timing inputs DCL and FSC,
independent of the other clocks, or may be generated by the JADE itself (CGEN bit in
register 202B
H
). When generated by the JADE, only double rate clocking in TE mode
(DCL = 1.536 MHz, FSC = 8 kHz) is supported.
When input, the DCL clock frequency is either equal to the data rate on DD/DU (if Clock
Rate Select bit CRS = 1) or twice the bit rate (if CRS = 0, default value after reset). In the
last case it is ensured that the internal IOM-2 bit clock has a phase such that output bits
on DD/DU are correctly clocked out (see
Figure 17
).
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