參數(shù)資料
型號： TMX320TCI6482ZTZA8
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號處理
英文描述： Communications Infrastructure Digital Signal Processor
中文描述： 通信基礎(chǔ)設(shè)施的數(shù)字信號處理器
文件頁數(shù)： 191/255頁
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代理商： TMX320TCI6482ZTZA8
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www.ti.com
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
Table 8-60. Switching Characteristics Over Recommended Operating Conditions for McBSP
(see
Figure 8-52
) (continued)
-850
A-1000
-1000
NO.
PARAMETER
UNIT
MIN
MAX
3
4
t
w(CKRX)
t
d(CKRH-FRV)
Pulse duration, CLKR/X high or CLKR/X low
Delay time, CLKR high to internal FSR valid
CLKR/X int
CLKR int
CLKX int
CLKX ext
CLKX int
CLKX ext
CLKX int
CLKX ext
FSX int
C – 1
(7)
–2.1
–1.7
C + 1
(7)
ns
ns
3.3
3
9
4
9
9
t
d(CKXH-FXV)
Delay time, CLKX high to internal FSX valid
ns
1.7
–3.9
2.1
Disable time, DX high impedance following
last data bit from CLKX high
12
t
dis(CKXH-DXHZ)
ns
–3.9 + D1
(8)
2.1 + D1
(8)
–2.3 + D1
(9)
4 + D2
(8)
9 + D2
(8)
5.6 + D2
(9)
13
t
d(CKXH-DXV)
Delay time, CLKX high to DX valid
ns
Delay time, FSX high to DX valid
ONLY applies when in data
delay 0 (XDATDLY = 00b) mode
14
t
d(FXH-DXV)
ns
FSX ext
1.9 + D1
(9)
9 + D2
(9)
(7)
C = H or L
S = sample rate generator input clock = 6P if CLKSM = 1 (P = 1/CPU clock frequency)
S = sample rate generator input clock = P_clks if CLKSM = 0 (P_clks = CLKS period)
H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even
H = (CLKGDV + 1)/2 * S if CLKGDV is odd
L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even
L = (CLKGDV + 1)/2 * S if CLKGDV is odd
CLKGDV should be set appropriately to ensure the McBSP bit rate does not exceed the maximum limit (see (4) above).
Extra delay from CLKX high to DX valid
applies
only
to the first data bit of a device
, if and only if DXENA = 1 in SPCR.
if DXENA = 0, then D1 = D2 = 0
if DXENA = 1, then D1 = 6P, D2 = 12P
Extra delay from FSX high to DX valid
applies
only
to the first data bit of a device
, if and only if DXENA = 1 in SPCR.
if DXENA = 0, then D1 = D2 = 0
if DXENA = 1, then D1 = 6P, D2 = 12P
(8)
(9)
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C64x+ Peripheral Information and Electrical Specifications
191
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PDF描述
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