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參數(shù)資料
| 型號： | TMX320TCI6482ZTZA8 |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Communications Infrastructure Digital Signal Processor |
| 中文描述： | 通信基礎(chǔ)設(shè)施的數(shù)字信號處理器 |
| 文件頁數(shù)： | 26/255頁 |
| 文件大?。?/td> | 1893K |
| 代理商： | TMX320TCI6482ZTZA8 |
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www.ti.com
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
Table 2-3. Terminal Functions (continued)
SIGNAL
NAME
TYPE
(1)
IPD/IPU
(2)
DESCRIPTION
NO.
RESETS, INTERRUPTS, AND GENERAL-PURPOSE INPUT/OUTPUTS
I
Device reset
Nonmaskable interrupt, edge-driven (rising edge)
Any noise on the NMI pin may trigger an NMI interrupt; therefore, if the NMI pin
I
IPD
is not used, it is recommended that the NMI pin be grounded versus relying on
the IPD.
O
Reset Status pin. The RESETSTAT pin indicates when the device is in reset
I
Power on reset.
I/O/Z
IPD
I/O/Z
IPD
General-purpose input/output (GPIO) pins (
I/O/Z
).
I/O/Z
IPD
I/O/Z
IPD
RESET
AG14
NMI
AH4
RESETSTAT
POR
GP[7]
GP[6]
GP[5]
GP[4]
URADDR3/PREQ/
GP[15]
URADDR2/PINTA
(5)
/
GP[14]
URADDR1/PRST/
GP[13]
URADDR0/PGNT/
GP[12]
VTXD3/FSX1/GP[11]
VTXD2/FSR1/GP[10]
VTXD1/DX1/GP[9]
VTXD0/DR1/GP[8]
CLKX1/GP[3]
URADDR4/PCBE0/
GP[2]
SYSCLK4/GP[1]
CLKR1/GP[0]
AE14
AF14
AG2
AG3
AJ2
AH2
P2
I/O/Z
P3
I/O/Z
UTOPIA received address pins or PCI peripheral pins or General-purpose
input/output (GPIO) [15:12, 2] pins (
I/O/Z
) [default]
R5
I/O/Z
PCI bus request (
O/Z
) or GP[15] (
I/O/Z
) [default]
PCI interrupt A (
O/Z
) or GP[14] (
I/O/Z
) [default]
PCI reset (
I
) or GP[13] (
I/O/Z
) [default]
PCI bus grant (
I
) or GP[12] (
I/O/Z
) [default]
PCI command/byte enable 0 (
I/O/Z
) or GP[2] (
I/O/Z
) [default]
R4
I/O/Z
AG4
AE5
AG5
AH5
AF5
I/O/Z
I/O/Z
I/O/Z
I/O/Z
I/O/Z
IPD
IPD
IPD
IPD
IPD
VLYNQ transmit data pins [3:0] (
O
) or McBSP1 pins or GP[11:8] pins (
I/O/Z
)
[default]
McBSP1 transmit clock (
I/O/Z
) or GP[3] (
I/O/Z
) [default]
McBSP1 receive clock (
I/O/Z
) or GP[0] (
I/O/Z
) [default]
GP[1] pin (
I/O/Z
). SYSCLK4 is the clock output at 1/8 of the device speed (
O/Z
)
or this pin can be programmed as a GP[1] pin (
I/O/Z
) [default].
P1
I/O/Z
AJ13
AF4
O/Z
I/O/Z
IPD
IPD
HOST-PORT INTERFACE (HPI) or PERIPHERAL COMPONENT INTERCONNECT (PCI)
PCI enable pin. This pin controls the selection (enable/disable) of the HPI and
GP[15:8], or PCI peripherals. This pin works in conjunction with the
Y29
I
IPD
MCBSP
1
_EN (AEA5 pin) to enable/disable other peripherals (for more details,
see
Section 3
,
Device Configuration
).
U3
I/O/Z
Host interrupt from DSP to host (
O/Z
) or PCI frame (
I/O/Z
)
Host control - selects between control, address, or data registers (
I
) [default] or
U4
I/O/Z
PCI device select (
I/O/Z
)
Host control - selects between control, address, or data registers (
I
) [default] or
U5
I/O/Z
PCI stop (
I/O/Z
)
Host half-word select - first or second half-word (not necessarily high or low
V3
I/O/Z
order)
[For HPI16 bus width selection only] (
I
) [default] or PCI clock (
I
)
T5
I/O/Z
Host read or write select (
I
) [default] or PCI command/byte enable 2 (
I/O/Z
)
T3
I/O/Z
Host address strobe (
I
) [default] or PCI parity (
I/O/Z
)
U6
I/O/Z
Host chip select (
I
) [default] or PCI parity error (
I/O/Z
)
U2
I/O/Z
Host data strobe 1 (
I
) [default] or PCI system error (
I/O/Z
)
U1
I/O/Z
Host data strobe 2 (
I
) [default] or PCI command/byte enable 1 (
I/O/Z
)
T4
I/O/Z
Host ready from DSP to host (
O/Z
) [default] or PCI initiator ready (
I/O/Z
)
UTOPIA received address pin 3 (URADDR3) (
I
) or PCI bus request (
O/Z
) or
P2
I/O/Z
GP[15] (
I/O/Z
) [default]
PCI_EN
HINT/PFRAME
HCNTL1/PDEVSEL
HCNTL0/PSTOP
HHWIL/PCLK
HR/W/PCBE2
HAS/PPAR
HCS/PPERR
HDS1/PSERR
(5)
HDS2/PCBE1
HRDY/PIRDY
URADDR3/PREQ/
GP[15]
(5)
These pins function as open-drain outputs when configured as PCI pins.
Device Overview
26
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