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參數(shù)資料
| 型號： | uPSD3233 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash Programmable System Device with 8032 Microcontroller Core(嵌入高速“8032微控制器核”的Flash型可編程系統(tǒng)器) |
| 中文描述： | 閃存可編程系統(tǒng)器件與8032微控制器內(nèi)核（嵌入高速“8032微控制器核”的閃存型可編程系統(tǒng)器） |
| 文件頁數(shù)： | 121/164頁 |
| 文件大?。?/td> | 1133K |
| 代理商： | UPSD3233 |
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121/164
μ
PSD3200 FAMILY
DRAFT(Thursday 20 June 2002, 13:15).
Figure 62. Port A and Port B Structure
Ports A and B – Functionality and Structure
Ports A and B have similar functionality and struc-
ture, as shown in Figure 62. The two ports can be
configured to perform one or more of the following
functions:
I
MCU I/O Mode
I
CPLD Output – Macrocells McellAB7-McellAB0
can beconnected to PortAor Port B. McellBC7-
McellBC0 can beconnected to Port B or Port C.
I
CPLD Input – Via the Input Macrocells (IMC).
I
Latched Address output – Provide latched
address output as per Table 92.
I
Open Drain/Slew Rate – pins PA3-PA0 and
PB3-PB0 can be configured to fast slew rate,
pins PA7-PA4 and PB7-PB4 can be configured
to Open Drain Mode.
I
Peripheral Mode – Port Aonly (80-pin package)
M
DATA OUT
REG.
D
Q
D
G
Q
D
Q
D
Q
WR
WR
WR
ADDRESS
MACROCELL OUTPUTS
ENABLE PRODUCT TERM (.OE)
ALE
READ MUX
P
D
B
CPLD-INPUT
CONTROL REG.
DIR REG.
INPUT
MACROCELL
ENABLE OUT
DATA IN
OUTPUT
SELECT
OUTPUT
MUX
PORT
A OR B PIN
DATA OUT
ADDRESS
A[7:0]
AI06605
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