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參數(shù)資料
| 型號： | uPSD3233 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash Programmable System Device with 8032 Microcontroller Core(嵌入高速“8032微控制器核”的Flash型可編程系統(tǒng)器) |
| 中文描述： | 閃存可編程系統(tǒng)器件與8032微控制器內(nèi)核（嵌入高速“8032微控制器核”的閃存型可編程系統(tǒng)器） |
| 文件頁數(shù)： | 73/164頁 |
| 文件大?。?/td> | 1133K |
| 代理商： | UPSD3233 |
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73/164
μ
PSD3200 FAMILY
DRAFT(Thursday 20 June 2002, 13:15).
DDC INTERFACE
The basic DDC unit consists of an I
2
C interface
and 256bytes of SRAMfor DDC data storage. The
8032 coreis responsible of loading the contents of
the SRAM with the DDC data. The DDC unit has
the following features:
I
Supports both DDC1 and DDC2b modes.
I
Features 256 bytes of DDC data - initialized by
the 8032
I
Supports fullyautomatic operationofDDC1 and
DDC2b modes
I
DDC operates in Slave Mode only.
I
SW Interrupt mode available (existing design)
The interface signals for the DDC can be mapped
to pins in Port 4. The interface consists ofthe stan-
dard Vsync (P4.2), SDA (P4.0) and SCL (P4.1)
DDC signals. The conceptual block diagram is il-
lustrated in Figure 40.
Figure 37. DDC Interface Block Diagram
AI06628
INT
DDCCON
INTR (from SISTA)
Initialization Synchronization
DDCADR
Address Pointer
RAM
Buffer
RAMBUF
VSYNC
EN
DDC1 Transmitter
DDCDAT
DDC1 Hold Register
DDC1/DDC2
Detection
SISTA
SICON
SCL1
SDA1
Bus Clock Generator
Arbitration Logic
S1DAT
S1ADR1
S1ADR0
Shift Register
DDC2B/DDC2AB
DDC2B+Interface
I
Monitor Address
Monitor Address
1
0
X
X
EX_
DAT
SW
ENB
DDC1
INT
DDC1
EN
SWH
INT
M0
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