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參數(shù)資料
| 型號(hào)： | MCF5249VM140 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封裝： | 15 X 15 MM, MAPBGA-160 |
| 文件頁數(shù)： | 141/454頁 |
| 文件大?。?/td> | 6701K |
| 代理商： | MCF5249VM140 |
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Transfer Request Generation
MOTOROLA
DMA Controller Module
14-15
14.4.7
DMA INTERRUPT VECTOR REGISTER
The DMA Interrupt Vector Register (DIVR) is an 8-bit register, which is driven out onto the bus in response
to an internal acknowledge cycle.
14.5
TRANSFER REQUEST GENERATION
The DMA channel supports processor and periphery requests. Bus utilization can be minimized for either
processor or periphery request by selecting between cycle-steal and continuous modes. The DCR[EEXT]
field determines the request-generation method for each channel.
14.5.1
CYCLE-STEAL MODE
The DMA is in cycle-steal mode if the CS field (DCR[29]) is set. In this mode, only one complete transfer
from source to destination takes place for each request. Depending on the state of the EEXT field
(DCR[30]), the request can be either processor or periphery. Processor request is selected by setting the
START bit (DCR[16}). Periphery request is initiated by asserting the REQUEST signal while the EEXT bit
is set.
14.5.2
CONTINUOUS MODE
The DMA is in continuous mode If the CS field (DCR[29]) is cleared. After an internal or external request is
asserted, the DMA continuously transfers data until the byte count register (BCR) reaches zero or the
DONE bit (DSR[0]) is set.
The continuous mode can operate at maximum or limited rate. The maximum rate of transfer can be
achieved if the bandwidth control BWC field (DCR[27:25]) is programmed to 000. Then the active DMA
channel continues until the BCR decrements to zero or the DONE bit is set.
DONE
The transaction done bit may be read or written and is set when all DMA controller module
transactions have completed normally, as determined by the transfer count and error
conditions. When the BCR reaches zero, DONE is set at the successful conclusion of the
final transfer.
Writing a 1 to this bit clears all DMA status bits and therefore can be used as an interrupt
handler to clear the DMA interrupt and error bits. The DONE bit can also be used to abort a
transfer in progress by resetting the status bits. The DONE bit is self clearing. Therefore,
writing a 0 to it has no effect.
0= Writing or reading a 0 has no effect whatsoever.
1= DMA transfer completed.
Table 14-24 DMA Interrupt Vector Register (DIVR)
BITS
7
6
5
4
3
2
1
0
FIELD
INTERRUPT VECTOR BITS
RESET
0
00
01
11
1
R/W
MBAR + $314, MBAR + $354, MBAR + $394, MBAR + $3D4
Table 14-23 DMA Status Bit Descriptions (Continued)
BIT NAME
DESCRIPTION
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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