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參數(shù)資料
| 型號： | MCF5249VM140 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封裝： | 15 X 15 MM, MAPBGA-160 |
| 文件頁數(shù)： | 22/454頁 |
| 文件大?。?/td> | 6701K |
| 代理商： | MCF5249VM140 |
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8-2
MCF5249UM
MOTOROLA
Bus And Control Signals
8.2.2
READ/WRITE CONTROL
The read/write control line is shared with GPIO9. The power-on reset function of RW/GPIO9 is RW. This
function can be programmed in the GPIO-FUNCTION register. See Section 9.8 for details.
When function is RW, pin will indicate if bus cycle in progress is read or write. RW timing is same as
address timing.
8.2.3
TRANSFER ACKNOWLEDGE (TA)
This active-low synchronous input signal indicates the successful completion of a requested data transfer
operation. During MCF5249-initiated transfers, transfer acknowledge (TA) is an asynchronous input signal
from the referenced slave device indicating completion of the transfer.
The MCF5272 edge-detects and retimes the TA input. This means that an additional wait state may or may
not be inserted. For example if the active chip select is used to immediately generate the TA input, one or
two wait states may be inserted in the bus access.
The TA signal function is not available after reset. It must be enabled by configuring the appropriate pin
configuration register bits along with the value of CSORn[WS]. If TA is not used, it should either have a
pullup resistor or be driven through gating logic that always sensures the input is inactive. TA should be
negated on the negating edge of the active chip select.
TA must always be negated before it can be recognized as asserted again. If held asserted into the
following bus cycle, it has no effect and does not terminate the bus cycle.
Note:For the MCF5249 to accept the transfer as successful with a transfer acknowledge,
TEA must be negated throughout the transfer.
TA is not used for termination during SDRAM accesses.
8.2.4
DATA BUS
The data bus D[31:16] is a bidirectional, non-multiplexed bus. Data is latched by the MCF5249 on the
rising BCLK clock edge. When interfacing with external memory or peripherals, the data bus port width,
wait states, and internal termination are initially defined.
The port width for each chip-select and DRAM bank are user programmable. If none of the chip-selects,
DRAM bank or SBC spaces match the address decode, the memory cycle will terminate with error. The
Table 8-2 Reset Port Settings
RESET PORT SIZE
16 BIT
Reset cycle length
Internal termination, 15 wait cycles
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| MCF5251CEVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251EVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
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參數(shù)描述 |
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| MCF5251 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
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| MCF5251CEVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
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