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參數(shù)資料
| 型號： | MCF5249VM140 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封裝： | 15 X 15 MM, MAPBGA-160 |
| 文件頁數(shù)： | 37/454頁 |
| 文件大?。?/td> | 6701K |
| 代理商： | MCF5249VM140 |
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Reset Operation
MOTOROLA
Bus Operation
8-15
All instruction words and extension words (opcodes) must reside on word boundaries. An address error
exception will occur with any attempt to prefetch an instruction word at an odd address.
The MCF5249 converts misaligned operand accesses that are noncachable to a sequence of aligned
accesses. Figure 8-14 illustrates the transfer of a longword operand from a byte address to a 32-bit port,
requiring more than one bus cycle. The slave device supplies the byte and acknowledges the data
transfer. The next two bytes are transferred during the second cycle. During the third cycle, the byte offset
is now $0; the port supplies the final byte and the operation is complete. Figure 8-15 is similar to the
example illustrated in Figure 8-14 except that the operand is word-sized and the transfer requires only two
bus cycles.
Figure 8-14 Misaligned Longword Transfer
Figure 8-15 Misaligned Word Transfer
8.7
RESET OPERATION
The MCF5249 processor supports one type of reset which resets the entire MCF5249: the external master
reset input (RSTI).
To perform a master reset, an external device asserts the reset input pin (RSTI). When power is applied to
the system, external circuitry should assert RSTI for a minimum of 16 CLKIN cycles after Vcc is within
tolerance. Figure 8-16 is a functional timing diagram of the master reset operation, illustrating relationships
among VCC, RSTI, mode selects, and bus signals. The crystal oscillation on CRIN, CROUT must be stable
by the time VCC reaches the minimum operating specification. The crystal should start oscillating as VCC is
ramped up to clear out contention internal to the MCF5249 processor caused by the random states of
internal flip-flops on power up. RSTI is internally synchronized for two CLKIN cycles before being used and
must meet the specified setup and hold times in relationship to CROUT to be recognized.
TRANSFER 1
TRANSFER 2
TRANSFER 3
—
OP 0
OP 3
—
OP 2
—
OP 1
—
31
24 23
16 15
8 70
TRANSFER 1
TRANSFER 2
—
OP 0
—
OP 1
—
31
24 23
16 15
8 70
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCF5249VF140 | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| MCF5251CDVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251CEVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251EVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MCF5251 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
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| MCF5251CEVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
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