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參數(shù)資料
| 型號： | MCF5249VM140 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封裝： | 15 X 15 MM, MAPBGA-160 |
| 文件頁數(shù)： | 446/454頁 |
| 文件大?。?/td> | 6701K |
| 代理商： | MCF5249VM140 |
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SRAM Programming Model
MOTOROLA
Static RAM (SRAM)
6-3
Table 6-3 Cache Control Bit Descriptions
BIT NAME
DESCRIPTION
BA[31:14]
The Base Address field defines the 0-modulo-16K base address of the SRAM module. The
SRAM memory occupies a 16KByte space defined by the contents of the Base Address field.
By programming this field, the SRAM may be located on any 16KByte boundary within the
processor’s four gigabyte address space.
PRI1, PRI2
The PRI1 priority bit (only SRAM1) determines if DMA or CPU has priority in upper 32k bank
of memory. PRI2 determines if DMA or CPU has priority in lower 32k bank of memory. If bit is
set, DMA has priority. If bit is reset, CPU has priority. Priority is determined by the following
table:
SPV
Allow DMA access (only SRAM1)
0 = DMA access to memory is disabled.
1 = DMA access to memory is enabled.
WP
The Write Protect field allows only read accesses to the SRAM. When this bit is set, any
attempted write access will generate an access error exception to the ColdFire processor
core.
0 = Allows read and write accesses to the SRAM module
1 = Allows only read accesses to the SRAM module
C/I, SC, SD,
UC, UD
Address Space Masks (ASn)
These five bit fields allow certain types of accesses to be “masked,” or inhibited from
accessing the SRAM module. The address space mask bits are:
C/I = CPU space/interrupt acknowledge cycle mask
SC = Supervisor code address space mask
SD = Supervisor data address space mask
UC = User code address space mask
UD = User data address space mask
For each address space bit:
0 = An access to the SRAM module can occur for this address space
1 = Disable this address space from the SRAM module. If a reference using this address
space is made, it is inhibited from accessing the SRAM module, and is processed like any
other non-SRAM reference.
These bits are useful for power management as detailed in Section 6.3.4.
V
The valid bit (V-bit) is specified by RAMBAR[0:1]. A hardware reset clears this bit. When set,
this bit enables the SRAM module; otherwise, the module is disabled.
0 = Contents of RAMBAR are not valid
1 = Contents of RAMBAR are valid
PRI[1:2]
UPPER BANK
PRIORITY
LOWER BANK
PRIORITY
2’b00
CPU Accesses
2’b01
CPU Accesses
DMA Accesses
2’b10
DMA Accesses
CPU Accesses
2’b11
DMA Accesses
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCF5249VF140 | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| MCF5251CDVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251CEVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251EVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF54417CMJ250 | MICROPROCESSOR, PBGA256 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MCF5251 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5251_07 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor Data Sheet |
| MCF5251_08 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5251CDVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
| MCF5251CEVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
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