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參數(shù)資料
| 型號： | MCF5249VM140 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封裝： | 15 X 15 MM, MAPBGA-160 |
| 文件頁數(shù)： | 45/454頁 |
| 文件大?。?/td> | 6701K |
| 代理商： | MCF5249VM140 |
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SIM Programming and Configuration
MOTOROLA
System Integration Module
9-5
The following example shows how to set the MBAR to location $10000000 using the D0 register. A “1” in
the least significant bit validates the MBAR location. This example assumes that all accesses are valid:
move.1 #$10000001,DO
movec DO,MBAR
9.3.2
DEVICE ID
The DeviceID register is a read only register that allows the software to determine which hardware it is
running on. The register contains the part number in the upper 24 bits, the mask revision number in the
lower 8 bits, and is read as 0x005448rr, where rr is the revision number.
This register allows developers the flexibility to write code to run on more than one device. The revision
number allows developers to distinguish between different mask versions that may have minor changes or
V
This bit defines when the base address is valid:
0 = MBAR address space not visible by CPU
1 = MBAR address space visible by CPU
Table 9-5 Second Module Base Address Register (MBAR2)
BITS
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
FIELD
BA31
BA30
--------------
RESET
0
--------------
R/W
BITS
15
14
13
12
11
10
9876543210
FIELD
LS7
LS6
LS5
LS4
LS3
LS2
LS1
V
RESET
--------
00000000
R/W
Table 9-6 Second Module Base Address Bit Descriptions
BIT NAME
DESCRIPTION
BA[31:30]
The Base Address field defines the base address for a 1024-MByte address range. If V-bit in
MBAR2 is set, address range Base Address to BaseAddress + $3FFF FFFF are mapped to
MBAR2 space, and cannot be used for MBAR, SDRAM or Chip Select.
LS[7:1]
If interrupts both “primary” and the “secondary” interrupt controller have interrupt level 7
pending, bit LS7 determines which interrupt controller gets priority. If this bit is cleared, the
primary interrupt controller gets priority. If this bit is set, the secondary interrupt controller
gets priority. There are 7 LSn bits, one for each interrupt level.
V
The Valid bit defines if the CPU can access the MBAR2 mapped peripherals
0 = MBAR2 address space not visible by CPU.
1 = MBAR2 address space visible by CPU
Table 9-4 Module Base Address Bit Descriptions (Continued)
BIT NAME
DESCRIPTION
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCF5249VF140 | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| MCF5251CDVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251CEVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251EVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF54417CMJ250 | MICROPROCESSOR, PBGA256 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MCF5251 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5251_07 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor Data Sheet |
| MCF5251_08 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5251CDVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
| MCF5251CEVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
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