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參數(shù)資料
| 型號： | MCF5249VM140 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封裝： | 15 X 15 MM, MAPBGA-160 |
| 文件頁數(shù)： | 32/454頁 |
| 文件大?。?/td> | 6701K |
| 代理商： | MCF5249VM140 |
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Data Transfer Operation
MOTOROLA
Bus Operation
8-11
8.5.5
BURST CYCLES
When burst read enable or burst write enable is asserted into the relevant chip select register, the
MCF5249 will initiate burst cycles any time a transfer size is larger than the port size the MCF5249 is
transferring to. A line transfer to a 16-bit port would constitute a burst cycle of eight words of data.
The MCF5249 bus can support 3-2-2-2 burst cycles to maximize cache performance and optimize DMA
transfers. Users can add wait states if desired by delaying termination of the cycle.
Through the chip select control registers, users can enable bursting on reads or bursting on writes or
bursting on both reads and writes if desired. In the MCF5249, any chip select can be declared “burst
inhibited” by clearing the Chip-Select Burst Read-Enable and Burst Write-Enable bits for that region. If a
line access is initiated to a region that is burst inhibited, back-to-back bus cycles will occur (See Section
8.5.5.1
Line Transfers
A line is defined as a 16-byte value, aligned in memory on 16-byte boundaries. Although the line itself is
aligned on 16-byte boundaries, the line access does not necessarily begin on the aligned
address.Therefore, the bus interface supports line transfers on multiple address boundaries. The allowable
patterns during a line access are shown in Table 8-7.
8.5.5.2
Line Read Bus Cycles
Figure 8-9 shows a line access read with zero wait states.
Note:The bus cycle begins similar to a basic read bus cycle with the first data transfer
being sampled on the rising edge of S4. However, also notice that the next pipelined
burst data is sampled one cycle later on the rising edge of S6. Each subsequent
pipelined data burst will be single cycle until the last cycle which can be held for a
maximum of 2 BCLK past the TA assertion. CS and OE remain asserted throughout
the burst transfer.
Figure 8-8 shows a line access read with one wait state. Wait states can be programmed in the chip select
control register (CSCRs) to give the peripheral or memory more time to return read data. This figure
follows the same execution as a zero-wait state read burst with the exception of an added wait state.
Table 8-7 Allowable Line Access Patterns
ADDR[3:2]
LONGWORD ACCESSES
00
0 - 4 - 8 - C
01
4 - 8 - C - 0
10
8 - C - 0 - 4
11
C - 0 - 4 - 8
F
re
e
sc
a
le
S
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o
n
d
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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