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參數(shù)資料
| 型號(hào)： | MCF5249VM140 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封裝： | 15 X 15 MM, MAPBGA-160 |
| 文件頁數(shù)： | 320/454頁 |
| 文件大?。?/td> | 6701K |
| 代理商： | MCF5249VM140 |
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JTAG Signal Descriptions
MOTOROLA
IEEE 1149.1 Test Access Port (JTAG)
20-3
20.2.1
TEST CLOCK - (TCK)
TCK is the dedicated JTAG test logic clock that is independent of the MCF5249 processor clock. Various
JTAG operations occur on the rising or falling edge of TCK. The internal JTAG controller logic is designed
such that holding TCK high or low for an indefinite period of time will not cause the JTAG test logic to lose
state information. If TCK is not used, it should be tied to vdd. There is an internal pullup connected to this
pin.
20.2.2
TEST RESET/DEVELOPMENT SERIAL CLOCK - (TRST/DSCLK)
The TEST[3:0] signals determine the function of this dual-purpose pin. If TEST[3:0]=0001, the DSCLK
function is selected. If TEST[3:0]= 0000, the TRST function is selected, the pin got an internal pullup and
the JTAG reset is executed. For all other modes the signal is forced internally to its active value. test[3:0]
should not be changed while RSTI is asserted.
When used as TRST, this pin asynchronously resets the internal JTAG controller to the test logic reset
state, causing the JTAG instruction register to choose the “idcode” command. When this occurs, all the
JTAG logic is benign and will not interfere with the normal functionality of the MCF5249 processor.
Although this signal is asynchronous, Motorola recommends that TRST make only a 0 to 1 (asserted to
negated) transition while TMS is held at a logic 1 value. TRST has an internal pullup so that if it is not
driven low its value will default to a logic level of 1. However, if TRST will not be used, it can either be tied
to ground or, if TCK is clocked, it can be tied to VDD. The former connection will place the JTAG controller
in the test logic reset state immediately, while the later connection will cause the JTAG controller (if TMS is
a logic 1) to eventually end up in the test logic reset state after 5 clocks of TCK.
This pin is also used as the development serial clock (DSCLK) for the serial interface to the Debug
Module.The maximum frequency for the DSCLK signal is 1/2 the BCLKO frequency.
20.2.3
TEST MODE SELECT/ BREAKPOINT (TMS/BKPT)
The test[3:0] signals determine this pin’s dual function. If TEST[3:0] =0001, the BKPT function is selected.
If TEST[3:0] = 0000, then the TMS function is selected. TEST[3:0] should not change while RSTI is
asserted. When used as TMS, this input signal provides the JTAG controller with information to determine
which test operation mode should be performed. The value of TMS and current state of the internal
16-state JTAG controller state machine at the rising edge of TCK determine whether the JTAG controller
holds its current state or advances to the next state. This directly controls whether JTAG data or instruction
Table 20-1 JTAG Pin Descriptions
PIN
DESCRIPTION
TCK
A test clock input that synchronizes test logic operations
TMS
A test mode select input with a default internal pullup resistor that is sampled on the rising
edge of TCK to sequence the TAP controller
TDI
A serial test data input with a default internal pullup resistor that is sampled on the rising
edge of TCK
TDO
A three-state test data output that is actively driven only in the Shift-IR and Shift-DR
controller states and only updates on the falling edge of TCK
TRST
An active-low asynchronous reset with a default internal pullup resistor that forces the TAP
controller into the test-logic-reset state.
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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