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參數(shù)資料
| 型號： | MCF5249VM140 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封裝： | 15 X 15 MM, MAPBGA-160 |
| 文件頁數(shù)： | 3/454頁 |
| 文件大?。?/td> | 6701K |
| 代理商： | MCF5249VM140 |
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7-8
MCF5249UM
MOTOROLA
Synchronous Operation
10–8
CBM
Command and bank MUX [2:0]. Because different SDRAM configurations cause the
command and bank select lines to correspond to different addresses, these resources
are programmable. CBM determines the addresses onto which these functions are
multiplexed.
CBMCommand Bit Bank Select Bits
000 17 18 and up
001 18 19 and up
010 19 20 and up
011 20 21 and up
100 21 22 and up
101 22 23 and up
110 23 24 and up
111 24 25 and up
This encoding and the address multiplexing scheme handle common SDRAM
organizations. Bank select bits include a base bit and all address bits above for
SDRAMs with multiple bank select bits.
7
—
Reserved, should be cleared.
6
IMRS
Initiate mode register set (MRS) command. Setting IMRS generates a MRS command to
the associated SDRAMs. In initialization, IMRS should be set only after all DRAM
controller registers are initialized and PALL and REFRESH commands have been issued.
After IMRS is set, the next access to an SDRAM block programs the SDRAM’s mode
register. Thus, the address of the access should be programmed to place the correct
mode information on the SDRAM address pins. Because the SDRAM does not register
this information, it doesn’t matter if the IMRS access is a read or a write or what, if any,
data is put onto the data bus. The DRAM controller clears IMRS after the MRS
command finishes.
0
Take no action
1
Initiate MRS command
5–4
PS
Port size. Indicates the port size of the associated block of SDRAM, which allows for
dynamic sizing of associated SDRAM accesses.
1x
16-bit port
0x
Do not use
01 8-bit port
3
IP
Initiate precharge all (PALL) command. The DRAM controller clears IP after the PALL
command is finished. Accesses using IP should be no wider than the port size
programmed in PS.
0
Take no action.
1A PALL command is sent to the associated SDRAM block. During initialization, this
command is executed after all DRAM controller registers are programmed. After
IP is set, the next write to an appropriate SDRAM address generates the PALL
command to the SDRAM block.
2
PM
Page mode. Indicates how the associated SDRAM block supports page-mode
operation.
0
Page mode on bursts only. The DRAM controller dynamically bursts the transfer if
it falls within a single page and the transfer size exceeds the port size of the
SDRAM block. After the burst, the page closes and a precharge is issued.
1
Continuous page mode. The page stays open and only SDCAS needs to be
asserted for sequential SDRAM accesses that hit in the same page, regardless of
whether the access is a burst.
1–0
—
Reserved, should be cleared.
Table 7-5 DACR0/DACR1 Field Descriptions (Synchronous Mode) (Continued)
BIT
NAME
DESCRIPTION
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關PDF資料 |
PDF描述 |
|---|---|
| MCF5249VF140 | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| MCF5251CDVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251CEVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251EVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF54417CMJ250 | MICROPROCESSOR, PBGA256 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MCF5251 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5251_07 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor Data Sheet |
| MCF5251_08 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5251CDVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
| MCF5251CEVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
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