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參數(shù)資料
| 型號(hào)： | MCF5249VM140 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封裝： | 15 X 15 MM, MAPBGA-160 |
| 文件頁(yè)數(shù)： | 63/454頁(yè) |
| 文件大?。?/td> | 6701K |
| 代理商： | MCF5249VM140 |
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MCF5249 Bus Arbitration Control
MOTOROLA
System Integration Module
9-21
There are four arbitration schemes that the MPARK[1:0] bits can be programmed to with respect to
internally generated transfers. The following summarizes these schemes when EARBCTRL=0:
1. Round Robin Scheme (PARK[1:0]=00)-- In this scenario, depending on which master has priority in
the current transfer, the other master has priority in the next transfer once the current master
finishes. When the processor is initialized, the core has first priority. So for example, if the core is
the bus master and is finishing a bus transfer and DMA channels 0 and 1 (both set to BWC=010)
are asserting an internal bus request signal, then the DMA channel 0 would gain ownership of the
bus after the core; but after channel_0 finishes its transfer, the core would have ownership of the
bus if its request was asserted.
Note: The Internal DMA has higher priority than the ColdFire Core if the internal DMA has
its bandwidth BWC[2:0] bits set to 000 (maximum bandwidth).
2. Park on Master Core Priority (PARK[1:0]=01) -- Any time arbitration is occurring or the bus is idle,
the core has priority. The DMA module can arbitrate a transfer only when the core’s internal bus
request signal is negated.
3. Park on Master DMA Priority (PARK[1:0]=10) -- Any time arbitration is occurring or the bus is idle,
the DMA has priority. The core can arbitrate a transfer only when the DMA’s internal bus request
signal is negated.
4. Park on Current Master Priority (PARK[1:0]=11)-- Whatever the current master is, they have
priority. Only when the bus is idle can the other master gain ownership and priority of the bus. For
example, if out of reset the core has priority it will continue to have priority until the bus becomes
idle, and the DMA asserts its internal bus request signal. At this point the DMA module has priority
9.7.1.2
PARK Register Bit Configuration
The following tables show the encoding for the PARK[1:0] bit of the MPARK register along with the priority
schemes for each encoding.
Table 9-34 Default Bus Master Selected with PARK[1:0]
PARK[1:0]
DEFAULT BUS MASTER NUMBER
00
Round Robin between DMA and ColdFire Core
01
Park on master ColdFire Core
10
Park on master DMA Module
11
Park on current master
Table 9-35 Round Robin (PARK[1:0] = 00)
CURRENT
HIGHEST
PRIORITY
MASTER
CURRENT
LOWEST
PRIORITY
MASTER
NEXT ARBITRATION CYCLE
HIGHEST PRIORITY
MASTER
NEXT ARBITRATION CYCLE
LOWEST PRIORITY
MASTER
Core
DMA
Core
DMA
Core
DMA
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re
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n
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCF5249VF140 | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| MCF5251CDVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251CEVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251EVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF54417CMJ250 | MICROPROCESSOR, PBGA256 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MCF5251 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5251_07 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor Data Sheet |
| MCF5251_08 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5251CDVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
| MCF5251CEVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
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