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參數(shù)資料
| 型號： | MCF5249VM140 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封裝： | 15 X 15 MM, MAPBGA-160 |
| 文件頁數(shù)： | 258/454頁 |
| 文件大?。?/td> | 6701K |
| 代理商： | MCF5249VM140 |
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18-4
MCF5249UM
MOTOROLA
I2C Protocol
18.4.3
DATA TRANSFER
Once successful slave addressing is achieved, the data transfer can proceed on a byte-by-byte basis in
the direction specified by the R/W bit sent by the calling master.
Each data byte is 8 bits long. Data can be changed only while SCL is low and must be held stable while
SCL is high, as shown in Figure 18-2. There is one clock pulse on SCL for each data bit with the MSB
being transferred first. Each byte of data must be followed by an acknowledge bit, which is signalled from
the receiving device by pulling the SDA low at the ninth clock. One complete data byte transfer needs nine
clock pulses.
If the slave receiver does not acknowledge the master, the SDA line must be left high by the slave. The
master can then generate a stop signal to abort the data transfer or a start signal (repeated start) to start a
new calling sequence.
If the master receiver does not acknowledge the slave transmitter after a byte transmission, it means “end
of data'’ to the slave. The slave releases the SDA line for the master to generate a STOP or START signal.
18.4.4
REPEATED START SIGNAL
As shown in Figure 18-2, a repeated START signal is a START signal generated without first generating a
STOP signal to terminate the communication. The master uses this method to communicate with another
slave or with the same slave in a different mode (transmit/receive mode) without releasing the bus.
18.4.5
STOP SIGNAL
The master can terminate the communication by generating a STOP signal to free the bus. However, the
master can generate a START signal followed by a calling command without generating a STOP signal
first. This is called repeated START. A STOP signal is defined as a low-to-high transition of SDA while SCL
is at logical 1 (see Figure 18-2).
Note: A master can generate a STOP even if the slave has made an acknowledgment at
which point the slave must release the bus.
18.4.6
ARBITRATION PROCEDURE
I2C is a true multimaster bus that allows connection to more than one master. If two or more masters try to
simultaneously control the bus, a clock synchronization procedure determines the bus clock, for which the
low period is equal to the longest clock low period and the high is equal to the shortest one among the
devices. A data arbitration procedure determines the relative priority of the contending masters. A bus
master loses arbitration if it transmits logic 1 while another master transmits logic 0. The losing masters
immediately switch over to slave-receive mode and stop driving SDA output. In this case, the transition
from master to slave mode does not generate a STOP condition. Meanwhile, hardware sets MBSR[IAL] to
indicate loss of arbitration.
18.4.7
CLOCK SYNCHRONIZATION
Because wire-AND logic is performed on SCL line, a high-to-low transition on SCL line affects all the
devices connected on the bus. The devices start counting their low period when the master drives the SCL
line low. Once a device clock has gone low, it holds the SCL line low until the clock high state is reached.
However, the change of low to high in the MCF5249 clock may not change the state of the SCL line if
another device clock is still within its low period. Therefore, synchronized clock SCL is held low by the
device with the longest low period. Devices with shorter low periods enter a high wait state during this time
(see Figure 18-3). When all devices concerned have counted off their low period, the synchronized clock
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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相關PDF資料 |
PDF描述 |
|---|---|
| MCF5249VF140 | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| MCF5251CDVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251CEVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF5251EVM140 | 32-BIT, 140 MHz, MICROPROCESSOR, PBGA225 |
| MCF54417CMJ250 | MICROPROCESSOR, PBGA256 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MCF5251 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5251_07 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor Data Sheet |
| MCF5251_08 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5251CDVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
| MCF5251CEVM140 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
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