參數(shù)資料
型號(hào)： TSB12LV01BPZ
英文描述： FPGA (Field-Programmable Gate Array)
中文描述： 總線控制器
文件頁(yè)數(shù)： 6/106頁(yè)
文件大?。?/td> 605K
代理商： TSB12LV01BPZ
vi
List of Illustrations
Title
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3
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1 Microcontroller Byte Stack Operation (Write)
3
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2 Microcontroller Byte Unstack Operation (Read)
3
–
3 Byte Handshake Read
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3
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4 Word Handshake Read
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3
–
5 Byte Handshake Write
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3
–
6 Word Handshake Write
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3
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7 Byte Fixed-Timing Read
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3
–
8 Word Fixed-Timing Read
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3
–
9 Byte Fixed-Timing Write
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3
–
10 Word Fixed-Timing Write
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3
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11 GRF Read Access (Byte Fixed-Timing Mode)
3
–
12 GRF Read Access (Word Fixed-Timing Mode)
3
–
13 ColdFire Read
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3
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14 ColdFire Write
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3
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15 Big Endian Format
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3
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16 Little Endian Format
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3
–
17 Little-Endian Data Invariance Illustration Chart
3
–
18 Little-Endian Address Invariance Illustration Chart
4
–
1 Link Core Components
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5
–
1 A Typical System Diagram
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5
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2 Isochronous DM Flow Control (TSB12LV32 Transmit)
5
–
3 Transmit Data Path
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5
–
4 Asychronous DM Flow Control (TSB12LV32 Transmit)
5
–
5 Isochronous Receive Without Header and Trailer
5
–
6 Isochronous Receive With Header and Trailer
5
–
7 Isochronous Transmit With Auto Header Insertion
5
–
8 Isochronous Transmit Without Auto Header Insertion
5
–
9 Asynchronous Receive Without Headers and Trailer
5
–
10 Asynchronous Receive With Headers and Trailer
5
–
11 Asynchronous Transmit With Auto Header Insertion
5
–
12 Asynchronous Transmit Without Auto Header Insertion
5
–
13 Isochronous Transmit With Auto Header Insertion at 400 Mbps
5
–
14 Isochronous Transmit With Auto Header Insertion at 200 Mbps
5
–
15 Isochronous Transmit With Auto Header Insertion at 100 Mbps
5
–
16 Isochronous Transmit Without Auto Header Insertion
5
–
17 Isochronous Receive Without Header and Trailer
5
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18 Isochronous Receive With Header and Trailer
5
–
19 Isochronous Receive With Header and Trailer at 200 Mbps
5
–
20 Asynchronous Quadlet Transmit With Automatic Header Insertion
5
–
21 Asynchronous Block Transmit With Automatic Header Insertion at 200 Mbps
Figure
1
–
1 TSB12LV32 Functional Block Diagram
Page
1
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14
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相關(guān)PDF資料
PDF描述
TSB12LV26-EP 672-pin FineLine BGA
TSB12LV22PZP OHCI-Lynx PCI-BASED IEEE 1394 HOST CONTROLLER
TSB12LV26PZ OHCI-Lynx PCI-BASED IEEE 1394 HOST CONTROLLER
TSB14AA1 FPGA (Field-Programmable Gate Array)
TSB14AA1I FPGA (Field-Programmable Gate Array)
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
TSB12LV01BPZT 功能描述:1394 接口集成電路 High Perf 1394 3.3V Link Layer RoHS:否 制造商:Texas Instruments 類(lèi)型:Link Layer Controller 工作電源電壓: 封裝 / 箱體:LQFP 封裝:Tray
TSB12LV01BPZTG4 功能描述:1394 接口集成電路 High Perf 1394 3.3V Link Layer RoHS:否 制造商:Texas Instruments 類(lèi)型:Link Layer Controller 工作電源電壓: 封裝 / 箱體:LQFP 封裝:Tray
TSB12LV01PZ 制造商:Rochester Electronics LLC 功能描述:- Bulk
TSB12LV21 制造商:TI 制造商全稱(chēng):Texas Instruments 功能描述:IEEE 1394 LINK LAYER CONTROLLER
TSB12LV21A 制造商:TI 制造商全稱(chēng):Texas Instruments 功能描述:IEEE 1394-1995 BUS TO PCI BUS INTERFACE
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